旋轉編碼器廣泛用于工業自動化系統中。此類編碼器的典型應用是電力機械，其中編碼器連接到旋轉軸，從而向控制系統提供反饋。雖然編碼器的主要用途是角度位置和速度測量，但系統診斷和參數配置等其他特性也很常見。圖1顯示了一個電機控制信號鏈，其利用RS-485收發器和微處理器連接絕對編碼器（ABS編碼器）從機和工業伺服驅動器主機，以實現對交流電機的閉環控制。
伺服驅動器和ABS編碼器之間的RS-485通信鏈路通常要求高達16 MHz的高數據速率和低傳播延遲時序規格。RS-485線纜延伸長度最大值通常是50米，但有時候也可能長達150米。對數據通信而言，電機控制編碼器應用是具有挑戰性的環境，因為電氣噪聲和長電纜會影響RS-485信號傳輸的完整性。本文重點闡述電機控制應用采用ADI公司50 Mbps (25 MHz)ADM3065E RS-485收發器和 ADSP-CM40x 混合信號控制處理器的主要好處。
ADM3065E RS-485收發器設計用于在電機控制編碼器之類惡劣環境中可靠地工作，并且具備增強的抗擾度和(IEC)61000-4-2 ESD（靜電放電）魯棒性。
RS-485信號傳輸是平衡的差分式傳輸，本身便能抗干擾。系統噪聲均等地耦合到RS-485雙絞線電纜中的每條導線。一個信號的發射與另一個信號相反，耦合到RS-485總線的電磁場彼此抵消。這降低了系統的電磁干擾(EMI)。此外，ADM3065E增強的2.1 V驅動強度支持在通信中實現更高的信噪比(SNR)。給ADM3065E增加信號隔離可利用 ADuM141D輕松實現。ADuM141D是一款采用ADI公司 iCoupler? 技術的 四通道數字隔離器。ADuM141D的工作數據速率高可達150 Mbps，因此它適合與50 Mbps ADM3065E RS-485收發器一起工作（參見圖2）。直接功率注入(DPI)法測量器件抑制注入到電源或輸入引腳的噪聲的能力。ADuM141D采用的隔離技術已通過測試，符合DPI IEC 62132-4標準。ADuM141D抗擾度性能超過同類產品。ADuM141D在整個頻率范圍內保持了出色的性能，而其他隔離產品在200 MHz至700 MHz頻段出現位錯誤。
編碼器到電機驅動器的裸露RS-485連接器和線纜上的ESD是一個常見系統危險因素。與變速電力驅動系統的EMC抗擾度要求相關的系統級IEC 61800-3標準，要求最低±4 kV（接觸）/±8 kV（空氣）的IEC 61000-4-2 ESD保護。ADM3065E超過了這一要求，提供±12 kV（接觸）/±12 kV（空氣）的IEC 61000-4-2 ESD保護。圖3所示為IEC 61000-4-2標準中的8 kV接觸放電電流波形與人體模型(HBM) ESD 8 kV波形的對比。從圖4中可以看出，兩個標準規定的波形形狀和峰值電流是不同的。與IEC 61000-4-2 8 kV脈沖關聯的峰值電流為30 A，相應的HBM ESD峰值電流比該數值的五分之一還小，為5.33A。另一差異為初始電壓尖峰的上升時間，對于IEC 61000-4-2 ESD，上升時間為1 ns，相較于與HBM ESD波形關聯的10 ns時間要快得多。與IEC ESD波形關聯的功率值顯著大于HBMESD波形的相應值。HBM ESD標準要求待測設備(EUT)經受3次正放電和3次負放電，而IEC ESD標準則要求10次正放電和10次負放電測試。與標稱多種HBM ESD保護級別的其他RS-485收發器相比，具有IEC 61000-4-2 ESD額定值的ADM3065E更適合在惡劣環境中工作。
編碼器使用的通信協議有很多種，例如EnDat、BiSS、HIPERFACE和Tamagawa。盡管有區別，但編碼器通信協議在實現方面具有相似點。這些協議的接口是串行雙向管道，符合RS-422或RS-485電氣規范。雖然硬件層有相同之處，但運行每種協議所需的軟件是獨一無二的。通信堆棧和所需的應用程序代碼均特定于協議。本文主要說明EnDat 2.2接口主機側的硬件和軟件實現。
延遲分為兩類：第一類是電纜的傳輸延遲，第二類是收發器的傳播延遲。電纜延遲由光速和電纜的電介質常數決定，典型值為6 ns/m至10 ns/m。當總延遲超過半時鐘周期時，主機和從機之間的通信就會出故障。對此，設計人員有如下選擇：
降低數據速率
減小傳播延遲
在主機側提供延遲補償
選項3可同時補償電纜延遲和收發器延遲，因此是確保系統能以高時鐘速率通過長電纜運行的有效辦法。缺點是延遲補償會增加系統的復雜性。在延遲補償不可行的系統中，或在電纜較短的系統中，使用傳播延遲短的收發器具有明顯的優勢。低傳播延遲使得時鐘速率可以更高，而且不必在系統中引入延遲補償。
主機實現包括串行端口和通信堆棧。編碼器協議并不兼容標準端口（例如UART），故無法使用大多數通用微控制器上的外設。不過，利用FPGA的可編程邏輯可以在硬件中實現專用通信端口，并支持延遲補償等高級特性。FPGA方法雖然很靈活，可以針對具體應用進行定制，但也有缺點。與處理器相比，FPGA成本高，功耗大，而且上市時間長。
本文討論的EnDat接口是在ADI公司的ADSP-CM40x上實現，后者是一款針對電機控制驅動器而開發的處理器。除了脈寬調制器(PWM)定時器、模數轉換器(ADC)和sinc濾波器等用于電機控制的外設以外，ADSP-CM40x還有高度靈活的串行端口(SPORT)。
這些SPORT可以仿真多種協議，包括EnDat和BiSS等編碼器協議。由于ADSP-CM40x的外設很豐富，所以它不僅能執行高級電機控制，而且能與編碼器接口。換言之，無需使用FPGA。
EnDat 2.2測試設置如圖4所示。EnDat從機是Kollmorgen的一款標準伺服電機(AKM22)，EnDat編碼器(ENC1113)安裝在軸上。三對線（數據、時鐘和電源線）將編碼器連接到收發器板。EnDat PHY上有兩個收發器和用于編碼器的電源。一個收發器用于時鐘，另一個收發器用于數據線路。EnDat主機由ADSP-CM40x結合標準外設和軟件而實現。發送端口和接收端口均利用靈活的SPORT實現。
EnDat協議包括多種長度不同的幀，不過這些幀全都基于相同序列，如圖5所示。首先，主機發送命令至從機，然后從機處理命令并執行必要的計算。最后，從機將結果送回主機。
發送時鐘(Tx CLK)由處理器ADSP-CM40x產生。由于系統延遲，來自編碼器的數據在返回處理器之前會與發送時鐘錯相。為補償傳輸延遲tDELAY，處理器還會產生一個接收時鐘(Rx CLK)，它比發送時鐘延遲tDELAY。讓接收時鐘與自從機收到的數據同相是補償傳輸延遲的有效辦法。
來自處理器的時鐘信號是連續的，而EnDat協議規定，時鐘只能在通信期間施加于編碼器。在所有其他時候，時鐘線路必須保持高電平。為此，處理器產生一個時鐘使能信號CLK EN，其被送至ADM3065E數據使能引腳。恰好兩個時鐘周期(2T)之后，主機開始在Tx DATA上發出命令。
命令有6位長，隨后是兩個0位。為了控制收發器的數據方向，處理器在傳輸時將Tx/Rx EN位置1。
在從機準備響應的同時，系統進入等待狀態，主機繼續施加時鐘，但數據線無效。當從機準備就緒時，數據線接收數據被拉高，然后立即發送響應。收到n位響應之后，主機將CLK EN信號設為低電平以停止時鐘。與此同時，ENC CLK信號變為高電平。數據流為半雙工式， ENC數據圖為畫在一起的收發數據流。
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