基于RFSoC的高速多通道射頻數據采集系統

原創射頻百花潭 2026-06-10 09:08

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基于賽靈思（Xilinx）射頻系統級芯片（RFSoC）47DR平臺與協作式可編程射電天文研究設備（CASPER）工具鏈的組合，提出并實現了一套多通道同步射頻數據采集系統的設計方案。該系統采用集成化射頻數據轉換器（RFDC）模塊完成信號采集，依托100Gb以太網實現數據高速傳輸。實驗數據表明，以甚長基線干涉測量數據交換格式（VDIF）傳輸時，系統具備零丟包特性，通道間同步精度優于0.4°。實例驗證，在高帶寬射頻信號處理場景中，RFSoC平臺表現出顯著有效性，尤其適用于同步精度要求較高的場合，可見其在射頻信號采集領域具有重要應用價值。

現代射頻應用對高帶寬、高精度、多通道同步數據采集與實時處理的需求日益增長，這對傳統系統設計構成了挑戰。利用現場可編程門陣列（FPGA）實現多通道同步采集是應對此類挑戰的常用技術之一。中國新疆天文臺的李健等在2022年提出基于RFSoC的脈沖星終端開發技術，開發了基于ZCU111芯片的脈沖星終端，成功探測到兩顆脈沖星信號源，證實了基于ZCU111芯片開發脈沖星終端的可行性。本文基于CASPER工具鏈與Xilinx RFSoC47DR平臺，設計并實現了一套多通道同步射頻數據采集系統。該系統利用RFDC模塊進行多通道同步采樣，通過FPGA完成數據處理與VDIF格式打包，并借助100Gb以太網接口實現高速數據傳輸。

實驗結果驗證了系統的可靠性，實現了零丟包率的數據傳輸，且多通道模數轉換器（ADC）同步精度這一關鍵指標優于0.4°。此項工作證明，RFSoC平臺在滿足高同步、高帶寬要求的射頻信號處理應用中具有顯著的可行性和優勢。

1 實驗環境

本實驗基于CASPER平臺和XilinxFPGA芯片技術開展，該平臺具備多通道ADC信號采集功能，可連接外部設備與高速網絡，為深入的信號分析及應用提供支持。主要開發工具集包括MATLAB、Simulink、XilinxSystemGenerator及嵌入式開發工具包（EDK）。MATLAB承擔算法開發與腳本編寫任務，Simulink完成系統建模及仿真工作，Xilinx System Generator將Simulink模型轉換為硬件描述語言（HDL），EDK負責對HDL代碼進行編譯并生成比特流文件。

2 RFSoC47DR芯片電路設計

2.1 終端電路設計流程

首先，通過Simulink繪制原理圖并進行仿真檢驗；其次，借助MATLAB、Vivado及EDK組件將電路圖編譯為.FPG和.DTBO文件；最后，編寫Python腳本，將上述文件上傳至RFSoC47DR芯片，以實現設計電路功能。

2.2 Simulink基本電路模塊設計

在Simulink環境中，采用模塊化方式構建FPGA電路系統，核心模塊包括：

①射頻數據轉換器（RFDC），支持8路ADC輸入，可配置采樣速率和抽取因子，輸出14位有效數字并補0至16位；

②軟件寄存器模塊，支持通過Python進行實時讀寫控制，提供From/TOprocessor兩種工作模式；

③雙端口隨機存取存儲器（DRAM），支持A端口寫入、B端口讀取的并行操作；

④100GbE傳輸模塊，用于發送512位寬的用戶數據報協議/網際協議版本4（UDP/IPv4）數據包，支持通過軟件寄存器動態配置目標互聯網協議（IP）和端口號。

各模塊參數均可通過雙擊模塊進行詳細配置，包括數據位寬、時鐘頻率、工作模式等關鍵參數。這種模塊化設計既保證了系統的靈活性，又確保了各功能單元的高效協同。

2.3 FPGA電路設計

終端主要實現天線數據采樣、預處理及通過網口發送至服務器的功能，為此設計了4個核心模塊實現對應功能，如圖1所示。

圖1 終端電路設計模塊功能

2.3.1 數據采樣

RFDC通過天線接收模擬信號后，由ADC以2048MHz速率將其量化為14bit數字碼，經高位補0處理后擴展至16bit。通過AXI-4總線每次打包8個采樣值，輸出128bit數據流（等效速率256MHz），并將其并行分發至adc_0—adc_7通道。

2.3.2 FPGA降采樣

為適配100GbE網口的傳輸能力，FPGA內置降采樣模塊。將來自8路通道的16bit數據重組后，等距抽取4路樣本，輸出64bit數據包，此過程將各ADC的采樣率由2048MHz降至1024MHz（對應數據速率2GiB/s）。同時，該模塊對每組4個樣本執行倒置操作，以確保后續時序正確。

2.3.3 多路復用選擇器

選擇器模塊基于乒乓式雙端口RAM架構，實現4路ADC數據在單一100GbE鏈路上的分時復用。RAM的A端口以64bit位寬連續寫入數據，B端口以512bit位寬分時讀取數據，其存儲深度為2048，通過兩個交替區域實現交替讀寫，有效避免數據沖突。配合精密的地址生成和通道切換邏輯，系統總吞吐能力可達64Gbit/s。

2.3.4 網口傳輸

經降采樣與復用處理后的數據通過tx_data接口輸入網口傳輸模塊，該模塊依據tx_dest_ip（目標IP）與tx_dest_port（目標端口）參數，將不同ADC通道的數據包發送至指定目的地。

2.4 軟件編譯與部署

在Simulink中完成電路設計后，首先，在MATLAB命令行調用jasper_frontend函數自動生成Linux編譯指令；其次，在Linux終端執行該指令，后臺生成FPGA配置文件（.FPG）和設備樹覆蓋文件（.DTPO），并存儲于工程outputs/目錄下；最后，借助Python的casperfpga庫將.FPG文件上傳至目標FPGA，通過is_connected（）函數監測鏈路連接狀態。上述流程高效可靠，為正弦信號測試等后續實驗提供了堅實的平臺支持。

3 正弦信號檢驗實驗

本次測試以信號發生器、RFSoC47DR芯片、接收服務器及100Gb光纖鏈路為核心設備。信號發生器輸出信號經同軸線接入芯片ADC0接口，RFSoC47DR的網口0通過邁絡思（Mellanox）光模塊與服務器（IP：10.17.16.12，最大傳輸單元（MTU）：9000）直接連接；引入外部10MHz銣原子鐘作為參考時鐘，確保RFDC與AXI總線的時鐘同步。測試中統一選用Mellanox品牌光模塊及優質光纖，全面優化了設備兼容性與傳輸可靠性。

系統初始化分為3步：①網絡配置。在服務器端通過“ifconfig enp1s0f0 10.17.16.12 netmask 255.255.255.0 mtu 9000”命令配置網絡參數，并在config_1.yaml文件中更新地址解析協議（ARP）表，以匹配芯片的媒體訪問控制（MAC）地址。②時鐘同步。通過安全外殼協議（SSH）登錄RFSoC系統，以root權限運行clock_config.sh腳本，將外部10MHz銣原子鐘設為RFDC時鐘源，完成全局時鐘同步。③FPGA與數據鏈路初始化。在Python環境（env2vop）中執行init2.py腳本，實現FPGA映像下載、軟件寄存器配置及VDIF數據包格式設置。

將信號發生器設置為輸出50MHz、0dBm的正弦波后，運行vdif_recv_czx.py腳本抓取10個數據包并存儲至data1_0.vdif文件。解析數據包頭部信息，提取采樣時間和幀編號等關鍵數據，實驗結果如圖2所示。由圖2可知，系統成功接收10個數據包，采樣時間為11：41：11，幀編號為157716—157725，丟包率為0，驗證了數據傳輸的連續性與穩定性。

圖2 抓取數據包的詳情

為驗證多路ADC之間的同步性，將通道1—4連接信號發生器，輸入15MHz正弦信號并采集存儲數據，各通道采樣波形如圖3所示。

圖3 各通道采樣波形圖

由圖3可知，4路ADC的采樣數據曲線基本重合。為定量分析ADC間的時延差異，對4個端口的采樣數據進行頻譜分析.運行phase.py文件，從4路ADC分別抓取8192個采樣數據，通過快速傅里葉變換（FFT）獲取其頻譜；根據數字復頻率，分別計算4路ADC信號與ADC1的相位差，結果如圖4、圖5所示。

圖4 數據頻譜分析交互流程

圖5 數據相位差分析

由圖5可知，ADC采樣數據的頻率為15MHz，與信號發生器配置一致，4路ADC之間的相位差不超過0.4°，換算為

時延，滿足設計使用需求，證明了設計的可行性。

4 結束語

基于Xilinx RFSoC47DR架構平臺，本文實現了射頻數據的采集、預處理及高速傳輸功能。實驗數據表明，該系統在數據傳輸連續性和多通道同步性方面均表現可靠。實例證明，其為高頻信號實時處理領域提供了重要技術支撐。后續研究將重點圍繞采集速率優化、系統功能擴充及多樣化應用場景下的性能測試3個方面展開。在FPGA技術持續發展的背景下，采用RFSoC架構的信號處理系統應用潛力正逐步顯現，在中國無線通信網絡組建、衛星數據處理及高頻測量技術應用等領域，均具有深入探究的價值。

作者：王瑯，游子毅，潘國斌