晶圓代工龍頭臺積電先進封裝技術暨服務副總經理何軍昨日（11日）表示，隨著AI對算力需求持續攀升，3D IC、CoWoS及SoIC等先進封裝技術正快速升級。臺積電5.5倍光罩尺寸的CoWoS已實現量產，良率穩定超過98%，部分產品甚至達到99%；預計到2029年進一步推進到14倍光罩尺寸。與此同時，公司持續推進SoIC混合鍵合技術，目標在2029年挑戰4.5微米鍵合間距。
OCP亞太峰會（2026 OCP APAC Summit）昨日開幕，何軍以“推進3DIC技術、驅動AI創新”為題發表主題演講。他表示，自己從上世紀90年代就投身封裝產業，當時還談不上“先進封裝”；但即便以最樂觀的想象，也想不到近幾年產業會出現如此指數級增長，CoWoS甚至成了臺灣地區家喻戶曉的名詞。他笑稱，如自我介紹已經很簡單：“嗨，我就是搞CoWoS的那個人（I'm the CoWoS guy）。”
何軍指出，推動3D IC與CoWoS快速成長的核心動能就是AI的演進。AI對算力的需求幾乎沒有止境，迫使產業不斷突破技術與工藝極限，也讓臺積電必須重新審視技術開發與量產方式。
在先進封裝技術方面，何軍指出，目前CoWoS及2.5D封裝平臺仍在持續升級。核心架構除了采用最先進制程的邏輯芯片外，還將通過SoIC混合鍵合技術垂直堆疊多顆芯片，以實現更高效率的計算。
何軍笑稱，自己每天管理先進晶圓制造，就像在經營“全球最大的在線交友服務”：客戶會給出復雜的算法，要求臺積電為每一顆晶粒尋找最合適的“靈魂伴侶”，再通過全球制造網絡把晶粒收集、組合并準時交付，從而進一步提升系統性能。
隨著AI客戶對算力要求不斷提高，封裝尺寸也持續放大。何軍表示，臺積電目前已進入5.5倍光罩尺寸CoWoS的高量產階段；在多家AI客戶的產品上，良率能穩定維持在98%以上，有時甚至達到99%。臺積電將保持每年推出新一代CoWoS技術的節奏，持續擴大先進封裝能力，預計到2029年進一步推進至14倍光罩尺寸。
除了CoWoS持續放大尺寸外，SoIC也在朝更高密度的3D IC架構發展。何軍表示，SoIC借助混合鍵合技術，可提供超過50倍的互連密度，以及5倍的能效；目前6微米混合鍵合間距已進入高量產，預計2029年進一步縮小到4.5微米，并具備A14堆疊A14的能力。
何軍指出，在特征復雜度大幅上升的情況下如何穩住良率，已成為3D IC技術持續推進的基本要求；異質集成也帶來新的挑戰。這也是為什么“系統技術協同優化”（STCO）變得越來越重要：當CoWoS封裝尺寸不斷放大，僅從器件層面做開發與驗證已不足以應對系統需求，必須把芯片、封裝以及整個系統的條件一并納入考量。
科普：CoWoS
CoWoS 是臺積電的 2.5D、3D 封裝技術，可分成「CoW」和「WoS」來看。
CoW（Chip-on-Wafer）是芯片堆棧，WoS（Wafer-on-Substrate）則是將芯片堆疊在基板上，所以 CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆疊起來，再封裝于基板上，最終形成 2.5D、3D 的型態，可減少芯片的空間，同時減少功耗和成本。
CoWoS 是先將邏輯芯片與 HBM（高帶寬內存）安裝在硅中間層（Interposer）上，透過中間層內部微小金屬線來整合左右不同芯片的電子訊號，同時經由硅穿孔（TSV）來連接下方基板，將訊號導向下方，最終透過金屬球（bumps）與外部電路銜接。
其中，CoWoS 技術又分成 CoWoS-R、CoWoS-L 和 CoWoS-S 三種技術，因中間層材質不同，成本也不同，客戶可依據自身條件選擇要哪樣技術。
目前成本最高的是CoWoS-S，因為其中介層采用「硅」（Sillicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。 然而，CoWoS-S因使用高純度硅材與TSV制程，加工難度大，且中間層面積受曝光機臺限制，封裝尺寸上限大約為2,500平方毫米。
▲ CoWoS-S。 （Source：臺積電，下同）
CoWoS-R 采用InFO中用到的互連技術，其中介層使用RDL（重布線層）來連接小芯片之間，支持彈性封裝設計，適合對成本較為敏感的AIASIC應用、網通設備或邊緣AI。
▲ CoWoS-R。
至于CoWoS-L成本介于CoWoS-S、CoWoS-R之間，中間層使用LSI（局部硅互連，Local Silicon Interconnect）和RDL，即局部區域以硅中間層串連芯片，其他區域用RDL或基板，實現密集的芯片與芯片連接，支持高達12顆HBM內存的堆疊應用，可說結合CoWoS-S和CoWoS-R/InFO的技術優點。
▲ CoWoS-L。
臺積電高效能封裝整合處處長侯上勇在Semicon Taiwan 2024 專題演講中提到，由于頂部芯片（Top Die）成本非常高，CoWoS-L 是比 CoWoS-R、CoWoS-S 更能滿足所有條件的最佳解，因此會從 CoWoS-S 逐步轉移至 CoWoS-L，并稱 CoWoS-L 是未來藍圖要角。
有趣的是，也有人認為CoWoS-L意思是Large，專為超大型AI訓練平臺與高集成度應用而設計，延續CoWoS-S架構，但進一步突破硅中間層尺寸限制，開發可支持超過2,500平方毫米的超大面積中間層技術。
▲ CoWoS 技術路線圖
了解CoWoS的技術分支后，接著來聊聊CoPoS和CoWoP。
由于AI芯片越來越大、設計越來越復雜，傳統的圓形晶圓在面積利用率和封裝效率逐漸受限，因此開始走向「以方代圓」，以面板（Panel）取代晶圓（Wafer），將芯片排列在矩形基板上，最后再透過封裝制程連接到底層的加載板上，讓多顆芯片可以封裝一起，也就是所謂的「CoPoS」（Chip-on-Panel-on-Substrate）。
▲ CoPoS 示意圖。 （Source：亞智科技）
CoPoS 是將芯片排列在方形「面板 RDL 層」，取代原先圓形的硅中間層，強化不同導電層與材料間的電路互連布局，提升面積利用率與產能。 此外，因導入玻璃或藍寶石等新材料，方形尺寸可進行多顆芯片封裝、整合不同尺寸芯片，同時支持更大光罩、緩解芯片越大越明顯的翹曲問題。
業界分析，CoPoS是CoWoS-L或CoWoS-R的矩形變形概念，將傳統300毫米硅晶圓改為方形面板設計，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供應鏈研發方向皆以臺積電釋出的規格為主。 不過 CoPoS 初步尺寸選定采用 310×310 毫米。
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