來源 | 半導體封裝工程師之家
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第二章 Flip Chip Technology Versus FOWLP
2.1 Introduction 2.1引言
在本章中，將倒裝芯片定義為[1-4]，該芯片連接到基板的焊盤或具有各種互連材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一個芯片）的芯片或各向異性導電粘合劑）和方法（例如，回流焊和熱壓鍵合（TCB）），只要芯片表面（有效區域或I / O側）面向基板或另一個芯片，如圖2.1所示。
flip芯片技術是IBM在1960年代初引入其固態邏輯技術的，該技術成為IBM System / 360計算機產品線的邏輯基礎[5]。圖2.2a顯示了帶有三個終端晶體管的第一個IBM Fip芯片，它們是嵌入在晶體管的三個I / O焊盤上的Sn-Pb焊料凸塊中的Ni/ Au鍍Cu球。Cr-Cu-Au附著/種子層沉積在Si芯片上的Al-Si接觸墊和焊料凸點之間。圖2.2b顯示了在陶瓷基板上的第一個IBM倒裝芯片組件（三個芯片）。
隨著I / O的增加，銅球被焊料凸塊代替。所謂的C4（受控塌陷芯片連接）技術[6]利用沉積在芯片上可濕性金屬端子上的高鉛焊料凸點和基板上可濕性焊料端子的匹配占地面積。焊有凸點的倒裝芯片與基板對齊，并且通過回流焊錫同時制造所有焊點。
今天，倒裝芯片技術的應用已擴展到[7-12]芯片對芯片，面對面和面對面。圖2.3顯示了Amkor的DoublePOSSUM軟件包[12]。可以看出，封裝實際上是由兩個層次的嵌套模具定義的。這三個子模具是倒裝芯片，固定在較大的母模上，然后再固定在最大的祖母模上。然后將祖母芯片倒裝芯片到封裝基板上。子管芯和子管芯之間的凸點是微型凸塊（帶焊料蓋的銅柱）。在母模和祖母模之間以及祖母模和封裝基板之間使用C4凸塊。
倒裝芯片技術已廣泛用于大型機，服務器，個人計算機，筆記本電腦，智能手機，平板電腦，游戲等的處理器，網絡，電信等的專用集成電路（ASIC）和存儲器 大部分的倒裝芯片組件都大量銷售。近年來，由于對更高功能芯片的需求以及縮小芯片面積的要求，處理器，ASIC和存儲器的引腳輸出數量增加，而其間距（或引腳焊盤之間的間距）卻減小了。同樣，由于用于移動產品（例如，智能手機和平板電腦）和便攜式產品（例如，筆記本電腦）的外形尺寸較小的趨勢，芯片和封裝基板的厚度必須盡可能地薄。更高的引腳數，更緊密的間距，更薄的芯片以及更薄的封裝基板，導致對倒裝芯片組件采用TCB方法的必要性。在這項研究中，除了大批量生產外，還提到了各種TCB技術。高密度和低成本封裝基板的最新進展促進了更多的倒裝芯片應用。在這項研究中，將討論有機堆積基板，具有薄膜層的有機堆積基板，無芯基板，引線凸塊（BOL）和嵌入式痕量基板（ETS）。為了提高芯片芯片組件的焊接可靠性，必須進行填充，特別是對于有機封裝基板。在本研究中，將討論預組裝填充物，例如無流動填充物（NUF），非導電膠（NCP）和非導電膜（NCF）。同樣，組裝后的填充capillary under?ll (CUF) and molded under?ll (MUF).倒裝芯片技術正面臨來自扇出晶圓級封裝（FOWLP）[13,14]的激烈競爭，這將在第4、5、6、7、8、9、10和11章中討論。扇入式晶圓級封裝（WLCSP）[15-17]將在第3章中討論。有許多方法可以執行晶圓凸點（[2]中至少顯示12個），最常見的方法是通過電化學沉積（ECD）或電鍍[18]。模版印刷方法[19–25]也用于晶圓凸點，但此處不再贅述。通常，焊盤尺寸等于100 um，目標凸點高度等于100 um。重新定義鈍化開口后（通常不需要），首先在晶片的整個表面上濺射Ti或TiW（0.1-0.2 um），然后濺射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu稱為凸塊冶金（UBM）。為了獲得100 um的凸點高度，然后在Ti–Cu或TiW–Cu上覆蓋40 um的抗蝕劑層，并使用焊料凸點掩模來定義（紫外線曝光）凸點圖案，如步驟1–所示。圖2.4中的4。抗蝕劑中的開口比鈍化層中的焊盤開口寬7–10 um。然后在UBM上鍍一層5um的Cu，然后電鍍焊料。這是通過將靜態電流或脈沖電流通過晶片作為陰極的鍍浴來完成的。為了電鍍足夠的焊料以達到目標（100 um），將焊料電鍍在抗蝕劑涂層上約15um以形成蘑菇形。然后剝離抗蝕劑，并用過氧化氫或等離子蝕刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊劑過爐，會產生光滑的截斷球形C4凸點焊錫。如圖2.4右側的步驟＃5–8所示，由于表面張力的作用[2.4]和2.5。2.2.2 C2 (Cu Pillar with Solder Cap) Bumps由于引腳數更高且間距更緊密（焊盤之間的間距更小），因此可能會使相鄰的焊料C4凸點短路。導線互連[26]和帶有焊帽[27、28]的銅柱可以是一種解決方案。如圖2.6的步驟5所示，除了電鍍銅代替焊料外，制造工藝與C4凸塊基本相同。接下來是電鍍焊料蓋，然后向焊料中倒入助焊劑（圖2.7a顯示了帶有焊料的銅柱。圖2.7b顯示了非常高的銅柱，沒有焊錫帽。由于與C4凸塊相比焊料體積非常小，因此表面張力不足以執行Cu柱與焊料蓋凸塊的自對準，因此有時將其稱為C2（芯片連接）凸塊。除了能夠處理更細的間距外，C2凸塊還提供了比C4凸塊更好的熱和電性能。這是因為銅（400和0.0172）的熱導率（W / m K）和電阻率（μΩm）優于表2.1所示的焊料（55-60和0.12-0.14）。2.3 Flip Chip Package Substrates
在過去的幾年中，通過增加堆焊層的數量，在堆焊層的頂部制造薄膜層的方式，為提高/提高傳統的低成本堆焊有機封裝基板的能力做出了巨大的努力。上層，縮小金屬線的寬度和間距的尺寸，減小焊盤的尺寸和間距，消除鐵芯，制作BOL，并層壓ETS。對于硅襯底，第一個是TSV中介層，而未來的趨勢是無TSV中介層，這將在第10章中討論。陶瓷基板[29–34]將不在本書中討論。2.3.1 Surface Laminar Circuit (SLC)Technology大約25年前，日本Yasu的IBM在日本發明了SLC技術，圖2.8[35-38]，該技術構成了當今非常流行的低成本有機封裝基板的基礎，其堆積層通過微孔垂直連接[39- 59]支持ip芯片。SLC技術有兩個部分：一個是核心基板，另一個是用于信號布線的SLC。芯基板由普通的玻璃環氧板制成。但是，SLC層依次由光敏環氧樹脂制成的介電層和鍍銅的導體平面構成（半添加技術）。通常，具有十二層[例如，兩個芯層和十個堆積層（5-2-5）]以及10μm的線寬和間隔的封裝襯底足以支撐大多數芯片。2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP)2013年，Shinko建議在封裝基板的堆積層之上制造薄膜層。圖2.9顯示了Shinko用于高性能應用的i-THOP基板[60，61]。這是4 +（2-2-3）測試車，這意味著有兩層金屬芯，底部（PCB）側有三層堆積金屬層，頂部有兩層堆積金屬層（芯片）側），第一個數字“4”表示在頂部堆積層的表面上有四個薄膜銅布線（RDL）。薄膜Cu RDL的厚度，線寬和間距可小至2 μm。薄膜Cu RDL通過10μm的孔垂直連接，如圖2.9所示。表面銅墊間距為40um，銅墊直徑為25 μm，高度為10–12 μm。 i-THOP基板通過了翹曲和可靠性測試，沒有觀察到通孔分層[60]。2014年，Shinko展示了[61]個超細間距芯片可以成功地組裝在i-THOP基板上。圖2.10示意性地顯示了兩層薄膜的橫向連通情況，這是通過兩層薄膜層的2μm線寬/間距RDL來實現的，這兩層薄膜層構建在1-2-2積層有機基板的頂部，即2+（1-2-2）。圖2.11顯示了測試芯片的40 μm節距的微型凸塊（Cu柱+ Ni + SnAg）和40μm節距的倒裝芯片鍵合焊盤（直徑25 μm）。具有優化條件的倒裝芯片組件橫截面的典型圖像如圖2.11所示。可以看出，在組裝的所有區域都確認了良好的焊點[61]。
無芯基板是富士通[62]在2006年首次提出的。圖2.12顯示了具有堆積層的傳統有機封裝基板和無芯有機封裝基板的比較。可以看出，最大的區別是無芯封裝基板中沒有芯，無芯封裝基板的所有層都是堆積層[62-84]。無芯封裝基板的優點是[62-84]：（a）由于消除了芯，無芯基板的成本較低； （b）通過消除芯，可以實現更高的布線能力； （c）由于良好的高速傳輸特性而具有更好的電氣性能； （d）外形尺寸要小得多。另一方面，缺點是[62-84]：（a）由于消除了磁芯，無芯基板的翹曲較大； （b）容易出現層壓板崩裂； （c）由于基板剛性較低，導致焊點良率差；（d）必須建立新的制造基礎設施。 2010年，索尼為其PlayStation3的單元處理器制造了第一個無核封裝基板[74]。盡管無芯基板具有許多優點，但由于翹曲控制問題，它們并不受歡迎。影響翹曲的關鍵因素之一是基板材料的熱膨脹不匹配系數。因此，對此因素的適當控制將有助于減少無芯基板的翹曲問題。影響翹曲的另一個因素是封裝組件。因此，適當的封裝組件翹曲校正控制（在真空和壓力下）將有助于改善無芯基板的翹曲問題。
BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。圖2.13a中顯示了傳統的捕獲式焊盤（BOC）或簡單的焊盤上（BOP）倒裝芯片有機基板布局。可以看出，倒裝芯片焊盤在阻焊層（SR）定義的配置中的面積為210-μm的面陣間距上，在凸點焊盤之間有一個信號逸出，導致有效的逸出間距為105μm。BOL方法如圖2.13b所示。在這里，基板上的焊盤只是走線（引線）本身，或者走線的略寬版本，這會釋放足夠的布線空間，以允許在凸塊之間布線額外的走線，從而導致有效的逃逸間距為 7 μm，無需更改基板的設計規則（跡線寬度和間距）。改進的BOL結構如圖2.13c所示。可以被看見凸點焊盤沒有任何阻焊層，即開孔SR [90]。參考文獻中使用的測試車，BOL上的Cu柱。 [90]在圖2.13d和e中示出。可以看出，凸點間距在180 μm到凸點間距20 μm之間的兩條走線可以輕松布線。圖2.14的上部顯示了垂直于BOL和縱向BOL的典型橫截面。圖2.14中部顯示了一個3D幻燈片有限元模型，其中顯示了BOL，BOC（或BOP）和焊點。BOL焊點的蠕變應變輪廓顯示在圖2.14的下部[93]，它太小而在大多數情況下都不會引起焊點可靠性問題。2.3.5 Embedded Trace Substrate (ETS)ETS是具有細線寬/間距的無芯基板之一，將頂部金屬走線圖案嵌入到半固化片層中[94-98]。ETS的處理流程如圖2.15a所示。它從帶有可移動銅箔的載板開始。其次是使用典型的電解銅電鍍方法形成第一層銅圖案。然后，將預浸料層壓在銅圖案上。隨后進行激光通孔鉆孔，化學鍍銅，干膜層壓，曝光和顯影，第二層銅圖案電鍍，剝離和微蝕刻。一旦所有的銅圖案層均已完成，將移除載板。由于銅箔連接到第一個銅圖案，因此在SR涂層之前必須進行微蝕刻。 SR開封過程之后，可通過金屬表面處理（例如有機可焊性防腐劑（OSPs））完成。圖2.15b顯示了SPIL[97]在ETS組件上的Cu柱倒裝芯片的橫截面。目前使用的ETS的大多數線寬/間距為15/15 μm。但是，Simmtech正在生產13/13 μm的線寬/間距[98]。基本上，有兩組倒裝芯片組件：一組在焊盤/走線之間有一個中間層，另一組則沒有，即一無所有。帶有中間層的倒裝芯片組件，例如用于大批量生產的焊料和由TCB制成的帶有焊料蓋的Cu柱，被稱為間接鍵合，這是本章的重點。因此，在芯片/晶圓上的鍵合焊盤/跡線之間沒有任何東西的Cu-Cu擴散鍵合稱為直接鍵合。 2.4.1 Cu-to-Cu TCB Direct Bonding
銅到銅的擴散結合可以減小到超細間距和焊盤尺寸（焊盤之間的間距為5 μm或更小）。為了減少形成會嚴重影響鍵合質量和可靠性的天然氧化物的趨勢，Cu-to-Cu是一種TCB，通常在高溫高壓下和較長的處理時間下運行[99-101]，這不利于 吞吐量和設備可靠性。另一方面，在室溫下[102-108]的銅對銅鍵合可實現最高的吞吐量和最少的器件可靠性問題，并且成本非常低。然而，室溫粘合的缺點是對（a）焊盤/走線/晶圓平面化，（b）表面處理以確保光滑的親水性表面以實現高質量粘合的嚴格要求，以及（c）潔凈室等級（非常高）。需要）。Cu-to-Cu TCB主要用于晶圓對晶圓（W2W）組裝工藝，尚不在大規模生產中，因此，在本章結尾進行了討論。2.4.2 C4 Solder Mass Re?ow焊料回流已用于倒裝芯片組裝近50年了。大多數的焊料C4凸塊都大量回流在硅，陶瓷或有機基板上。組裝過程非常簡單，圖2.16a：（i）使用lookup和lookupcamera來識別芯片上凸塊和基板上焊盤的位置； （ii）在C4凸塊或襯底上，或在兩者上都使用助焊劑； （iii）拾取C4凸塊并將其放置在基板上，然后隨溫度H回流。由于回流期間C4焊料凸塊的表面張力，該過程非常堅固（自對準）。圖2.17顯示了iPhone6 Plus（2015年9月）的橫截面。可以看出，A9應用處理器以PoP格式安裝，并且將焊有凸點的倒裝芯片大量倒裝在2-2-2有機封裝基板上。通常，C4凸塊芯片的焊料質量流中的凸塊之間的間距可以小到50 um。
2.4.3 C2 Solder Mass Re?ow
過去的幾年中，已嘗試在硅，陶瓷或有機封裝基板上回流C2（帶有焊帽的銅柱）焊接芯片的焊料質量，以用于高引腳數和細間距的倒裝芯片組件。圖2.16a的組裝過程與C4凸塊的組裝過程完全相同，但是自對準特性相差無幾，因此很少使用。通常，C2凸焊芯片的焊料質量流中的支柱之間的間距可以小至25 um。2.4.4 C2 TCB
在過去的幾年中，在硅，陶瓷或有機封裝基板上具有中間層（例如C2（帶有焊帽的銅柱）的凸點）的TCB芯片已引起人們對高密度和超細間距倒裝芯片組件的關注。基本上，有兩種方法，一種是低粘結力，另一種是高粘結力。2.4.4.1 C2 TCB with Low Bonding Force
對于一個低鍵合力的芯片，組裝過程很簡單，如圖2.16b所示：（i）首先，使用查找和查找攝像頭定位芯片上C2凸塊及其在基板上相應焊盤的位置； （ii）將助焊劑涂在焊錫蓋上或基板上或兩者上； （iii）將芯片拾取并放置在基板上，然后施加溫度（H）以熔化焊料，并施加較小的力（f）以將芯片保持在距基板一定距離的位置。上面的過程一次只完成一個芯片，因此與C2焊料大量回流工藝相比，生產率較低。圖2.18顯示了具有TCB的倒裝芯片組件的典型橫截面，其在C2凸塊上的作用力較小[109]。通常，TCB通過低鍵合力在C2芯片上的支柱之間的間距可以小至8 um。2.4.4.2 C2 TCB with High Bonding Force
對于在C2芯片上具有高鍵合力的TCB，組裝過程必須與NCP或NCF底漆結合使用，這將在 后面討論填充[110-124]的應用可以提高倒裝芯片焊點的可靠性，尤其是在有機基材上。大多數底料由低膨脹度的填料（例如熔融石英（SiO2））和液體預聚物（例如熱固性樹脂（粘合劑））組成，它們可以固化為固體復合材料。1987年，Hitachi表明，隨著填充時間的延長，陶瓷基板上的倒裝芯片焊點的熱疲勞壽命增加了[125]。1992年，Yasu的IBM提出將低成本有機基板代替高成本陶瓷基板用于倒裝芯片組裝[35-38]。他們表明，填充不足后，硅芯片（2.5 10-6 /°C）和有機基板（15-18 10-6 /°C）之間的大熱膨脹失配得到了大大降低，并且焊點可靠 適用于大多數應用。這為當今非常流行的低成本有機基板封裝上的焊料凸點ip芯片打開了大門，這些封裝用于例如個人計算機，筆記本電腦，智能手機，平板電腦等的處理器中。基本上，有兩種不同的應用程序 下填充，即預組裝下填充和后組裝下填充。2.6 Post-assembly Under?ll對于組裝后填充，填充是在倒裝芯片組裝之后進行的，即倒裝芯片已經在基板上并且焊點已經大量回流（使用C2或C4凸點）或使用C2的低力TCB 顛簸。2.6.1 Capillary Under?ll (CUF)
對于組裝后填充，基本上有兩種方法，即CUF [126-129]和MUF [130-134]。 CUF是進入批量生產的第一種方法[126–129]。對于CUF，通過無針輔助的針頭或噴射器在基板組件上的倒裝芯片的一側（或兩側）上分配底部填充物。由于毛細作用，這會完全填滿芯片，焊點和基板之間的空間。然后通過固化底漆將芯片和基板牢固粘合。 CUF一次執行一個芯片組裝，因此吞吐量成為一個問題。2.6.2 Molded Under?ll (MUF)
模壓填充是由CooksonElectronics [130]在2000年提出的，后來由例如Dexter [131]，Intel [128]，Amkor [132]，STATS ChipPAC [133]和LETI /STMicroelectronics [134]提出。對于MUF，將經過修改的EMC轉移模制到芯片上，并填充芯片，焊點和倒裝芯片組件的基板之間的間隙。芯片的密封劑和底部填充劑是同時形成的，這將提高吞吐量。但是，MUF的挑戰在于：（a）芯片和基板之間的MUF流動通常在真空輔助下； b）EMC的二氧化硅填料的尺寸必須很小，以確保流動性； （c）MUF的EMC成本遠高于封裝成型的成本； （d）由于EMC，芯片和基板之間的熱膨脹不匹配，封裝翹曲成為一個問題； （e）成型溫度受焊點熔點的限制； （f）焊點的支座高度和間距不能太小。2.6.3 Printed Under?ll
為了增加CUF的通吐量并避免MUF的弊端，朗訊技術公司[135]提出了一種后裝填底模的方法，該方法使用模版在封裝基板組件上印刷倒裝芯片的底模材料，例如 如圖2.19所示。可以看出，（1）模板設計具有一個開口，該開口至少是芯片的尺寸[135]； （2）模板厚度不超過倒裝芯片組件[135]的高度（圖2.19）；3）基板必須有一個孔[135]，以使填充物能夠流出。 [135]的缺點是：（1）由于模板的開口很大以及從基板孔流出的填充物浪費了很多填充物； （2）由于模板的開口很大（露出芯片的整個背面），并且模板的厚度不高于芯片的背面（因此所有刮板壓力），因此很有可能損壞芯片。在打印過程中應用于芯片的背面） （3）基片上的孔是不切實際的，因為它不僅影響布線，而且增加了基片的成本和尺寸。在目前的研究中[136]，將設計一種新的模板，以在有機面板和硅晶圓組件上印刷倒裝芯片的底版。將檢查粘度，熱增強和底紋的多次印刷的影響。固化后的組件將通過C-SAM，X射線，剪切試驗，橫截面和SEM方法進行表征。2.6.3.1 A New Stencil Design
2.6.3.2 Test Chip
為了證明新模板設計用于后期組裝底版的可行性，我們制造了測試車。有機面板和硅晶圓組件的測試芯片相同，如圖2.23所示。可以看出，芯片尺寸為5 mm 5 mm 150 μm，并且有31 31（961）個銅柱+ SnAg焊料帽凸點，間距為160 μm。Cu柱的直徑為40 μm，高度為25 μm，而SnAg焊帽為17 μm，如圖2.23所示。2.6.3.3 Test Substrates
在本研究中，fipchi組件的測試基板分別是有機硅片Siwafer，并分別在圖5和6中顯示。2.24和2.25。可以看出，對于有機面板基板（圖2.24），尺寸為240毫米63毫米0.32毫米。共有36個單元，每個單元的尺寸為15.4毫米15.4毫米0.32毫米。每個芯片上都有焊盤和走線。 OSP的直徑Cupadis80 μm and isona320μmpitch。走線（引線）寬度為25 μm，并且會凸出引線（BOL）。圖2.25顯示了200 mm的硅晶圓襯底。切屑部位的尺寸為5 mm 5 mm 760 μm。有961個Cu焊盤，每個芯片位置的間距為160 μm。焊盤直徑為60 μm。由于晶圓上芯片位置之間的街道（切縫）寬度太窄（<160 μm），不足以放置底料，因此將使用其他所有芯片位置。
2.6.3.4 Flip Chip Assemblies
將倒裝芯片（圖2.23）浸入助焊劑中，放置在有機面板或硅晶圓的基板上，然后大量回流。通過在60°C噴射水來清洗助焊劑殘留物。有機面板基板上的倒裝芯片組件的X射線圖像如圖2.26a所示。可以看到，有兩種焊點：一種是BOP（焊盤上的凸點），另一種是BOL（引線上的凸點）。BOP的節距為320 μm，BOL的節距為160 μm。Si晶片基板上的倒裝芯片組件的X射線圖像如圖2.26b所示。可以看出，芯片上直徑為40μm的Cu柱焊接在基板上直徑為60μm的Cu焊盤上。它們的間距為160μm。2.6.3.5 Stencil Designs
用于測試車輛的模板設計如圖2.21所示，用于有機面板基板上的倒裝芯片，圖2.22所示用于硅晶片基板上的倒裝芯片。對于這兩種情況，模板厚度為100 μm，開口為5.5 mm?0.8 mm。模板下方的干膜厚度為250 μm。對于有機面板基材，模板下方的干膜開口為11 mm 12 mm（圖2.21）。對于硅晶圓襯底，模版下方的干膜開口為8毫米32.4毫米，如圖2.22所示。干膜（光刻膠）通過加熱輥（* 125°C）層壓在模板上。干膜的打開是通過UV（紫外線）曝光機和化學溶液進行的。
2.6.3.6 Test Matrix
簡述了測試基質，組件的烘烤，印刷過程，填充毛細作用和固化。本研究考慮了三種不同的填充材料。它們的粘度為材料＃1 = 34 Pa.s（RT），材料＃2 = 68 Pa.s（RT）和材料＃3 = 15000 Pa.s（RT），如圖2.27所示。對于底部填充材料3，由于粘度如此之高，以至于模板的刮刀幾乎不移動（即使在60°C的溫度下進行了熱增強），在其余的研究中也將不考慮使用。
測試矩陣如表2.2所示。可以看出，（1）有兩種不同的基板（有機面板和硅晶片）； （2）對于每種基材，有兩種不同的填充材料（＃1和＃2）； （3）對于每個底注，都有兩個不同的印刷編號（1次和10次）； （4）每次都有兩個不同的溫度環境（RT和45°C）。2.6.3.7 Baking Substrates
填充過程從烘烤有機和硅襯底倒裝芯片組件開始。烘烤條件是在120°C下60分鐘（在熱板上）。此步驟對于無空隙底涂至關重要。否則，組件中夾帶的水分將在底墊上形成空隙，如圖C-SAM圖像所示，圖2.28。2.6.3.8 Printing Process
烘烤后，將倒裝芯片組件裝入模板印刷機（DEK）中。下劃線放置在模板上。印刷速度在150至290 mm / s之間，印刷力為8 kg，卡扣高度為零。如圖1和2所示，印刷圖案非常均勻。有機基板為2.29L，硅基板為圖2.29R。
2.6.3.9 Capillary Action and Curing
印刷后的填充倒裝芯片組件放在120°C的熱板上。填充物將流到芯片下方，并通過毛細作用填充芯片，焊點和基板之間的空間。填充物從芯片的其他邊緣露出后，請固化填充物。
2.6.3.10 Effects of Under?ll Viscosity, Thermal Enhancement, and Multiple Prints
實驗樣品通過C型SAM，X射線，截面，剪切試驗和SEM方法進行表征。實驗結果示于表2.3。可以看出，對多個印刷品沒有顯著影響。對于填充＃1和＃2（帶有和不帶有熱增強）的填充，只有三個具有空隙的芯片，而其他所有芯片都是無空隙的。圖2.30顯示了具有空隙的倒裝芯片組件，這是由于清洗過程中殘留的助焊劑造成的。典型的C模式SAM圖像如圖2.31所示。圖2.31（頂部）顯示了填充材料為1的硅基板組件上的倒裝芯片，而圖2.31（底部）在材料2的有機基材上顯示出倒裝芯片。這些組件中沒有任何空隙。熱增強對模板印刷填充的影響如圖2.32所示。可以看出，對于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后幾乎沒有底漆殘留；（2）在RT的模板印刷底漆后有很多底漆殘留（ 無熱增強）。
2.6.3.11 Cross Sections
圖2.33顯示了有機面板組件上倒裝芯片的模版印刷底版的典型橫截面。可以看出，（1）清楚地顯示了芯片邊緣上的底部填充； （2）芯片，焊點和基板之間的底漆沒有空隙且已正確處理； （3）有機基板的銅焊盤（BOP）和鉛（BOL）上的焊點看起來非常好。圖2.34顯示了硅晶片組件上倒裝芯片的模版印刷底版的典型橫截面。可以看出，（1）清楚地顯示了芯片邊緣上的底部填充； （2）芯片，焊點和基板之間的底漆沒有空隙且已正確處理； （3）在硅基板的直徑為60μm的銅焊盤上，芯片的直徑為40μm的銅柱的焊點看起來不錯。2.6.3.12 Under?ll Filler Density
圖2.35顯示了具有無空隙底絨的倒裝芯片組件。據觀察，即使沒有空隙，也沒有空隙。但是，有較暗的斑點。例如，在圖2.35的頂部所示的橫截面中，焊點7和8之間比焊點8和9之間稍暗。 SEM圖像顯示，焊點7和8之間的二氧化硅填充物比焊點8和9之間的二氧化硅填充物致密。2.6.3.13 Shearing Test
模版印刷的填充倒裝芯片組件經過剪切測試。剪切刀片的尖端放置在距基材表面30微米處（靠近倒裝芯片的底部）。測試儀的最大剪切力設置為60 kg。表2.3和圖2.36顯示了一些測試結果。可以看出，許多樣品通過了60公斤的測試，沒有失敗。對于失敗的樣本，失敗模式是切屑破裂（開裂），并且沒有填充不足的失敗。如圖2.36所示，對于Si基板組件上的某些倒裝芯片，不僅芯片斷裂，而且Si基板也開裂。這顯示了底部填充的韌性（圖2.36；表2.3）。對于預裝底部填充，底部填充的應用是在基板或晶圓上，并且在倒裝芯片組裝之前。 G4 [137]首次提出了帶有底漆的C4凸塊的回流焊，被稱為NUF。如圖2.16c所示，Amkor[138]首先研究了在基板上填充非導電性膠（TC-NCP）的C2凸點的高結合力TCB [138]，已將其用于為三星的Galaxy智能手機組裝高通公司的SNAPDRAGON應用處理器。在圖2.37中 NUF和NCP底料可以旋轉，用針頭分配或真空輔助。通過從玻璃上芯片技術中學習，研究了C2凸點在晶圓上具有非導電膜（NCF）填充的高結合力TCB。例如，三洋[139]，日立[140、141]，東北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和東麗[ 149–151]用于2.5D / 3DIC集成[7–10]。圖2.38顯示了NCF在帶有焊料帽凸點晶片的Cu柱上的層壓。
三星已經在其基于TSV的雙數據速率4型動態隨機存取存儲器（DRAM）上生產了用于C2芯片和NCF的高鍵合力TCB（從疊層晶圓切割后）以進行3D IC集成，圖2.38，并由Hynix在AMD圖形處理器單元（GPU）代碼名為Fiji的高帶寬內存（HBM）上進行。這個3D立方體由高強度TCB的C2芯片和NCF一次堆疊在一起，每個芯片需要* 10 s的時間填充膠膜，焊料熔化，膠膜固化和焊料 鞏固。吞吐量是個問題！為了解決這個問題，Toray [150，151]提出了一種集體粘合方法，如圖2.39所示。可以看出，帶有NCF的C2芯片是在溫度= 80°C的階段上預粘結的（粘結力= 30 N，溫度= 150°C，時間<1 s）。對于后期粘合（第一步（3 s）：粘合力= 50 N，溫度=220–260°C，第二步（7 s）：粘合力= 70 N，溫度= 280°C），初期溫度= 80°C。 ，而不是使用傳統方法將40個sinstack堆疊到四個芯片上，而采用集體方法僅需不到14 s。所提出的集體結合方法的橫截面的一些圖像如圖2.39所示。通過優化條件可以實現合理的良好連接。通常，具有高鍵合力的NCP或NCF（通過TCB）在C2芯片上的支柱之間的間距可以小到10 μm。2.8 Cu–Cu Direct Hybrid Bonding
索尼是第一個在大批量生產（HVM）中使用Cu-Cu直接混合鍵合（可同時鍵合晶片兩側的金屬焊盤和介電層）的公司。索尼為三星銀河S7生產了IMX260背面照明CMOS圖像傳感器（BI-CIS），該傳感器于2016年交付。電氣測試結果[152]顯示，其堅固的Cu-Cu直接混合鍵合實現了出色的連接性和可靠性。圖像傳感器的性能也非常出色。IMX260BI-CIS的橫截面如圖2.40所示。可以看出，與[153]中的索尼ISX014堆疊式相機傳感器不同，TSV消失了，BI-CIS芯片和處理器芯片之間的互連通過Cu-Cu直接鍵合實現。信號通過引線鍵合從封裝基板傳到處理器芯片的邊緣。 Cu-Cu直接混合鍵合的組裝過程始于表面清潔，金屬氧化物去除以及硅片的SiO2或SiN的活化（通過濕法清洗和等離子活化），以開發高結合強度。然后，使用光學對準將晶片放置在室溫下和典型的潔凈室氣氛中接觸。第一次熱退火（100–150°C）旨在增強晶片的SiO2和SiN表面之間的結合同時最小化由于Si，Cu和SiO2或SiN之間的熱膨脹失配而引起的界面應力。然后，施加較高的溫度和壓力（300°C，25 kN，10–3Torr，N2 atm）持續30分鐘，以在界面處引入Cu擴散，并在整個鍵合界面處晶粒生長。粘結后退火是在N2大氣壓下于300°C進行60分鐘。這個過程導致同時形成Cu和SiO2或SiN的無縫鍵（圖2.40）。2.9 Flip Chip Technology VersusFOWLP倒裝芯片技術正面臨激烈的競爭。它的某些市場份額將被扇出晶圓/面板級封裝（FOW / PLP或簡稱FOWLP）技術所取代[13，14，154]。圖2.41顯示了PoP橫截面的示意圖和SEM（掃描電子顯微鏡）圖像，其中包含生產型智能手機的應用處理器（AP）和移動動態隨機存取存儲器（DRAM）。該PoP是使用InFO（集成扇出）WLP技術制造的[154]。從底部封裝可以看出，已經消除了晶片隆起，助焊劑，倒裝芯片組裝，清潔，底料分配和固化以及堆積的封裝基板（圖2.17中所示的AP），并已由底部封裝代替。EMC和RDL（用于AP，如圖2.41所示）。這樣可以降低成本，提高性能并降低性能包。這非常重要，因為開發這些軟件包的智能手機公司（蘋果公司）和組件公司（TSMC）是“羊的領導者”。一旦他們使用它，那么其他許多人就會跟隨。而且，這意味著FOWLP不僅適用于封裝基帶，RF（射頻）開關/收發器，PMIC（電源管理集成電路），音頻編解碼器，MCU（微控制單元），RF雷達，連接性IC等，也可用于封裝高性能和大型（> 120 mm2）SoC，例如AP。2.10 Summary and Recommendations在這項研究中，已經對晶圓倒裝，封裝基板，組裝以及用于倒裝芯片技術的填充進行了研究。一些重要的結果和建議如下：
?倒裝芯片技術來自很長一段時間：從三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能達到50,000焊球的ipip芯片。那時，倒裝芯片的間距可以小到30 μm，如圖2.42所示[155，156]。
?倒裝芯片技術正面臨激烈的競爭，其某些市場份額將被FOWLP技術奪走。
?C2凸塊具有更好的熱性能和電性能，并且可以比C4凸塊下降到更細的間距（焊盤之間的間距更小）。但是，應針對相對性能特性（例如電遷移壽命，熱疲勞壽命，信號速度，芯片結溫等）進行更多的研究和開發工作。
?C2凸塊的自對準特性（倒裝芯片技術最獨特的功能之一）遠不及C4凸塊。因此，質量流通常應用于C4凸塊。
?帶有C2凸塊的芯片通常由TCB用強力組裝，而有時用力較小。
?TCB的優點是引腳數更多，引腳間距更細，芯片更薄，密度更高，封裝基板更薄以及控制翹曲和芯片傾斜。 TCB的缺點之一是吞吐量（與質量流量相比）。
?具有十個堆積層（5-2-5）且線寬和間隔為10 μm的封裝襯底足以支撐大多數lip芯片。
?應針對便攜式，移動，可穿戴和物聯網應用，對創新的低成本ETS和無芯基板進行更多的研究和開發工作。為了有效地利用BOL技術來增加布線密度，從而降低成本并減小有機封裝基板的尺寸，應該做更多的研究和開發工作。
?對于銅對銅直接擴散鍵合，焊盤之間的間距為5 μm或更小。
?對于帶有CUF或MUF的C4凸塊芯片的大批量生產，凸塊之間的間距低至50 μm。
?對于帶有CUF或MUF的C2隆起芯片的大流量，Cu柱之間的間距低至25 μm。
?對于帶有CUF或MUF的帶有C2凸起芯片的力較小的TCB，Cu柱之間的間距低至8 μm。
?對于帶有NCP或NCF填充的帶有C2凸塊的力較大的TCB，Cu柱之間的間距低至10 μm。
?對于組裝后填充方法，通常將CUF或MUF應用于具有大流量的倒裝芯片組件和采用低結合力方法的TCB。
?對于預填充底部填充方法，通常在倒裝芯片組裝之前應用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高強度TCB。通常，將NUF和NCP施加在基板上，然后將NCF層壓到C2凸塊晶圓上，然后切成單個芯片。
?Toray的集體TBC具有高潛力的方法可能是潛在的高通量工藝，用于堆疊帶有層壓NCF的C2芯片。
?現在，索尼已經將其帶有銅-銅混合鍵合的BI-CIS應用于HVM中，為了進一步提高3D IC集成的吞吐量，應該對使用銅-銅混合鍵合的DRAM晶圓堆疊進行更多的研究和開發。
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