系統(tǒng)級(jí)單芯片(SoC)的功能整合由IP區(qū)塊轉(zhuǎn)向一個(gè)個(gè)實(shí)體小芯片(Chiplet)的技術(shù)，是近來(lái)被熱烈討論的話題；而從剛落幕不久的2021年度(以虛擬形式舉行)的國(guó)際固態(tài)電路會(huì)議(ISSCC)上有一整場(chǎng)論壇聚焦于Chiplet，更可以看出這種新設(shè)計(jì)典范受重視的程度。
除非擁有一個(gè)完整且開放的生態(tài)系統(tǒng)，Chiplet仍然只會(huì)是少數(shù)頂尖芯片大廠會(huì)采用的解決方案，而晶圓代工業(yè)者將扮演一個(gè)關(guān)鍵角色；對(duì)此臺(tái)積電(TSMC) Pathfinding for System Integration副總經(jīng)理暨卓越科技院士余振華(Douglas Yu)，在2021年國(guó)際固態(tài)電路會(huì)議(ISSCC)的Chiplet論壇上分享了臺(tái)積電的規(guī)劃。
臺(tái)積電是從“后摩爾定律”(More Moore，MM)與“超越摩爾定律”(More than Moore，MtM)兩個(gè)面向來(lái)推動(dòng)尖端半導(dǎo)體工藝的演進(jìn)。在MM的部份，余振華的簡(jiǎn)報(bào)提及數(shù)個(gè)Chiplet方法的關(guān)鍵驅(qū)動(dòng)力，如高性能運(yùn)算(HPC)芯片的尺寸，與數(shù)字邏輯不同步的I/O微縮，以及重復(fù)使用IP以加速產(chǎn)品上市時(shí)程。最后一點(diǎn)尤其重要，將眾多功能劃分為不同的小芯片(即Chiplet)，能讓專屬的設(shè)計(jì)團(tuán)隊(duì)維持自己的最佳開發(fā)進(jìn)度。
臺(tái)積電從三個(gè)方向維持半導(dǎo)體技術(shù)創(chuàng)新，理想的模式是同步進(jìn)行并相互合作。
(圖片來(lái)源：ISSCC 2021)
不過(guò)Chiplet的焦點(diǎn)在于MtM。臺(tái)積電積極投入高端封裝技術(shù)已有好一段時(shí)間，其扇出式晶圓級(jí)封裝(InFO)，在2016年獲得蘋果(Apple)的A10應(yīng)用處理器采用，成為顛覆手機(jī)芯片的技術(shù)。臺(tái)積電將前段工藝3D (即SoIC硅堆棧技術(shù))與后段工藝3D (InFo與CoWoS等先進(jìn)封裝技術(shù))整合在新命名的“3DFabric”平臺(tái)之下。
臺(tái)積電的SoIC提供互連性能更佳的芯片3D堆棧方法。
(圖片來(lái)源：ISSCC 2021)
臺(tái)積電并在Chiplet論壇提出針對(duì)未來(lái)芯片3D整合趨勢(shì)的“3D ID”(3D interconnect density)定律，也就是SiP系統(tǒng)中，芯片間水平聯(lián)機(jī)最高密度x垂直聯(lián)機(jī)最高密度的3D芯片互連密度，會(huì)以每?jī)赡暝黾觾杀兜乃俣妊葸M(jìn)。
臺(tái)積電的3DID定律。
(圖片來(lái)源：ISSCC 2021)
來(lái)自研究機(jī)構(gòu)imec的觀點(diǎn)
考慮到臺(tái)積電在簡(jiǎn)報(bào)中提到的芯片互連密度(3DID定律)，值得更近一步檢視能快速預(yù)測(cè)技術(shù)進(jìn)展的一些研發(fā)成就。在3D IC領(lǐng)域的知名研究者，比利時(shí)研究機(jī)構(gòu)imec資深研究員暨研發(fā)副總裁，以及3D系統(tǒng)整合技術(shù)項(xiàng)目總監(jiān)Eric Beyne在ISSCC 2021深入探討了將在未來(lái)3D整合領(lǐng)域扮演決定性角色的技術(shù)。
imec的3D互連技術(shù)藍(lán)圖。
(圖片來(lái)源：ISSCC 2021)
在3D互連技術(shù)方面，3D互連覆蓋的范圍從1毫米(mm)以下的堆棧封裝──如POP (package-on-package)──到100納米(nm)以下采用晶體管堆棧的真正3D IC。在后者，互連密度超越108/mm2，換句話說(shuō)，今日采用的典型制造技術(shù)還有許多可以進(jìn)步的空間。以imec的觀點(diǎn)來(lái)看，芯片3D整合有以下三大關(guān)鍵元素：
- 硅穿孔(Through-silicon-via，TSV)；
- 裸晶(die)對(duì)裸晶、裸晶對(duì)晶圓堆棧與互連；
- 晶圓對(duì)晶圓鍵合(bonding)與互連技術(shù)。
Beyne指出，研究結(jié)果展現(xiàn)了TSV微縮的良好前景，不過(guò)商業(yè)產(chǎn)品中的通孔(via)仍維持靜態(tài)，問(wèn)題在于“互連間隙”(interconnect gap)。微凸塊(microbump，μbump)還未能達(dá)到充分利用TSV的程度，有必要進(jìn)行更積極的微縮。
imec表示，微凸塊需要非常積極的微縮才能跟上TSV的密度。
(圖片來(lái)源：ISSCC 2021)
imec的團(tuán)隊(duì)正在努力改善微凸塊的密度，Beyne展示了透過(guò)熱壓鍵合(thermocompression bonding)將焊錫凸塊間距縮小至7微米(μm)以下。掃描電子顯微鏡(SEM)顯示了一個(gè)堆棧4顆裸晶、7μm 間距的TSV凸塊/互連范例，顯然imec希望產(chǎn)業(yè)界了解其機(jī)會(huì)所在，以及需要讓微凸塊能跟上TSV技術(shù)的發(fā)展速度。
編譯：Judith Cheng
責(zé)編：Yvonne Geng
（參考原文：AMD, TSMC & Imec Show Their Chiplet Playbooks at ISSCC，By Don Scansen）
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