Intel 4工藝剖析：可以算是4nm嗎？

自從Intel在半導體制造工藝技術上開始落后于臺積電，以及Pat Gelsinger上任CEO以來，Intel對于自家制造工藝技術的“未來向”宣傳變得越來越積極。各種會議上不停預告著新工藝很快就要誕生，生怕市場質疑Intel不行。

前不久的Intel Vision大會，我們報道了酷睿HX系列處理器的發布。不過這屆Intel Vision真正的亮點在于，Intel在現場展示了代號為Meteor Lake的14代酷睿處理器——Intel當時表示這顆處理器已經點亮，雖說正式上市還是要等到明年。畢竟13代酷睿都還沒發布。

通過先進封裝技術將多個die“粘”起來的14代酷睿

看得出來，這是Intel為提振市場信心的又一次“未來向”宣傳：Meteor Lake處理器除了會采用chiplet與先進封裝技術，更重要的是，其上最為重要的一片die會采用Intel 4制造工藝（compute die）。Intel在活動上率先展示Meteor Lake實體芯片，就是為了向市場證明：新工藝進展順利，完全可以按照此前的計劃按時上市。可見Intel此前所說2025年要奪回半導體制造工藝的皇冠，還是有點眉目。

最近Intel在VLSI技術研討會上，給出了有關Intel 4工藝的更多細節。在去年Intel工藝改名以前，Intel 4還被稱為7nm；而7nm工藝的延后，又與其10nm的遲遲未能步入成熟有莫大關聯。10nm與7nm的延后導致原本領先競爭對手數年的歷史結束。所以Intel決心在尖端制造工藝上做更快的速度推進，近幾年要完成Intel 4、Intel 3、Intel 20A、Intel 18A多個工藝的迭代。

市場當前格外關注Intel 4工藝的推進情況。此前我們對這代工藝的實現細節是一無所知的，僅知Intel 4是Intel首個采用EUV技術的工藝、相比Intel 7能實現每瓦性能20%提升，以及Gelsinger宣布去年二季度Intel 4進入tape-in階段。這次公開Intel 4的更多技術細節，以及前不久Meteor Lake芯片的亮相，都在傳遞積極信號。

我們比較關心的是Intel 4相比于另外兩家foundry廠的4nm和3nm工藝，究竟定位如何；Intel 4的這個“4”是否名副其實。

有關2倍晶體管密度提升

此前Intel調整工藝迭代策略以后，分析師普遍猜測Intel恐怕不會再以過去那么激進的步伐，來更新自家的工藝技術。比如Intel的10nm工藝，相比于14nm，晶體管密度提升2.7倍——這在臺積電和三星看來，恐怕都是過于激進的數字。所以就晶體管密度方面，Intel未來應當會以更小的邁進步伐，來確保更穩健的技術推進。

去年7月，Digitimes發布的一份報告中預測Intel 4相比Intel 7的晶體管密度提升大約為1.8倍，達不到此前傳說中的2倍。這個猜測就現在看來是錯誤的。

其中Intel 7工藝的CPP有兩個值，TechInsights此前的分析指出不同代的10nm工藝，CPP間距有差異；初代10nm的CPP為54nm，而10nm SuperFin出現了60nm的版本，到Intel 7似乎已經不再啟用54nm的CPP；同代工藝內的晶體管變得更稀疏也并不稀奇

上面這張圖給出了Intel 4的（高性能HP單元庫）器件及標準單元（cell）的關鍵尺寸變化。包括gate pitch（柵極間距）、fin pitch（鰭間距）、MMP（最小金屬間距）之類的數據，對應于Intel 7，尺寸都相當于后者的0.75-0.88倍左右。

HP高性能單元庫的單元高度240nm，相比于此前Intel 7達到了0.59倍的尺寸縮減。單元高度 x CPP，得到對應的單元面積為12000nm²——這個值相比于Intel 7剛好是約為0.5倍。所以Intel官方說晶體管密度提升了2倍。

這里有兩個疑惑。其一，我們知道現在不會用這種方法來計算晶體管密度。Intel實際上也沒有提供確切的MTr/mm²（百萬晶體管每平方毫米）數據。

其二則在于，Intel只提到了HP高性能庫的數據——一般來說，同代工藝節點里，高性能單元的晶體管密度是比較低的（高性能庫通常越大，有更高的驅動電流，密度就更低）。高性能單元通常應用于處理器內，對性能有明確需求的關鍵路徑。而我們日常所說的“晶體管密度”是指HD高密度單元——高密度單元的晶體管密度顯著更高，但性能會稍差，可應用于諸如uncore之類的部分。

比如說Intel 10nm工藝，官方給出晶體管密度為100.8 MTr/mm²，這就是指HD高密度庫；而HP高性能單元庫密度為80.61 MTr/mm²；還有一種UHP超高性能單元庫的晶體管密度為67.18 MTr/mm²。這次Intel給出有關Intel 4的數據是其中的HP高性能單元庫。這樣算來，Intel 4的HP庫密度大約應該在160 MTr/mm²左右。

Intel表示將來會提供MTr/mm²數據，大致上就是2倍關系。其實HP庫的數據對宣傳不利，畢竟人家宣傳的主要是HD庫。那Intel為什么沒有提HD高密度庫呢？Intel 4節點只提供HP高性能單元，而沒有HD高密度單元。

聽起來是個挺詭異的事情。不過此前Intel就在投資者會議上提到，后續工藝要采用“模塊化設計架構”，讓工藝迭代節奏更快。所以HD高密度庫準備留到Intel 3工藝去實施；而Intel 4會成為徹底的高性能節點。那酷睿、至強處理器上的部分I/O、uncore部分怎么辦呢？總不能都用HP庫吧？

Intel連compute die的die shot都公布了

實際上，此前展示的Meteor Lake的chiplet方案就已經表明了，14代酷睿只有核心的compute die會采用Intel 4工藝，其余的die會基于不同的制造工藝，包括Intel自己更早的工藝以及臺積電的先進工藝。這也是chiplet的主要價值所在。另外，Intel未來作為foundry廠（IFS）面向客戶提供服務的主要將是Intel 3——而Intel 4在大部分情況下是給自己用的。

從這個角度來看，chiplet的發展趨勢實則讓近代尖端制造工藝的對比顯得更復雜了。

和臺積電4nm工藝的簡單對比

IC Knowledge基于分析，給出了Intel 3工藝的HD高密度單元的晶體管密度數據：他們認為Intel 3相比于Intel 4，HP高性能單元還會有1.07倍密度提升，而相比Intel 7在HD高密度單元上，則會有1.4倍密度提升——單HD單元的密度提升還是比較保守（IC Knowledge的預測可能是值得商榷的）。

來源：IC Knowledge

另外IC Knowledge也給出了Intel 4相比于臺積電5nm、3nm工藝部分關鍵數據的比較，如上圖所示。臺積電N5高性能單元CPP間距51nm，M2P（Metal 2 Pitch）間距34nm，單元高度9T。從CPP x 單元高度數據來看，以臺積電的節點命名標準，Intel 4算是名副其實的4nm工藝，介于臺積電N5、N3之間。單純就面積數據，Intel 4其實更靠近臺積電3nm工藝。

在器件尺寸縮減，另外值得一提的是，除了邏輯電路，Intel也提到SRAM單元方面，Intel 4節點有兩種SRAM單元：其中高密度單元（HDC），相比上一代大約是其尺寸的0.77倍；高電流單元（HCC）的尺寸縮減幅度不明。

器件、單元尺寸之外的另一個重要指標是性能和功耗。IC Knowledge預測，Intel 4在性能方面可能還會略優于臺積電N3。而基于三星當前公布的數據，Intel 4的高性能單元密度也會高于三星3GAE。但在此還是重申一點，間距和密度數據并不能真切反映工藝節點的性能和功耗表現。且IC Knowledge的數據也未必是準確的。

Intel官方給出的性能提升數據如上圖所示，橫軸為頻率、縱軸為總功耗。同功耗下，Intel 4相比Intel 7在時鐘頻率方面最多可提升21.5%；同頻率下至多降低40%的功耗。

具體的值為相對于Intel 7工藝0.65V的同功耗下，頻率能夠提21.5%，往后區間的百分比收益會降低：如0.85V，同功耗的性能收益縮窄至10%。另外，更高閾值電壓（8VT）設計的單元能夠以更高的總功耗換得額外5%的性能。

從功耗的角度來看，在大約2.1GHz頻率下，Intel 4可以達成40%的功耗降低——更高頻率區間也會有收益遞減，不過從Intel的圖來看似乎表現相當可期。或許明年的14代酷睿低壓版處理器就能達成前所未見的Windows筆記本續航時間了，這是現在的Windows PC用戶對Mac用戶分外眼紅的。

有關EUV、金屬互聯層、鈷材料改進

眾所周知，Intel 4是Intel第一個要采用EUV的工藝節點，所以Intel自然不會忘記提EUV相關信息。不過Intel這次給出的相關EUV的信息其實并沒有太大的價值，基本就是在說EUV對工藝的幫助。Intel并沒有提到哪些層、幾層應用了EUV。

EUV相比于此前DUV多重曝光的價值，最直接的無非就是工藝流程步驟減少了。Intel表示EUV覆蓋的生產流程里，步驟減少了3-5倍。另外EUV具備更高的圖案保真度，實現更高的制造良率。所以從兩方面來看，能夠在大規模生產過程里節約良率和時間成本——雖然前期投入，EUV的成本還是會更高。

Intel還特別談到對于良率方面的幫助細節，比如說下層金屬層在具體的制造流程中每一步都需要對齊。而EUV技術之下，金屬層對齊操作次數顯著減少，自然就增加了產量和良率。

Intel 4的前端和后端制造流程都用到了EUV。Intel給出的數據是相比于Intel 7（DUV多重曝光）減少了5%的流程步驟，減少20%的掩膜數量。如果不用EUV的話，Intel 4所需的步驟和掩膜數量還會多不少。作為參考，此前臺積電在談N5工藝時首次談到因為EUV工藝的采用，掩膜數量從7nm的87層，降低到5nm的81層——如果沒有應用EUV的話，Wikichip預計N5可能需要115片掩膜。N5工藝用到了14層EUV層。

再來談談金屬互聯層的改進。早在10nm時代，Intel將部分偏底層的金屬層，原本的銅線換成了鈷線。這部分信息，我們在此前的Intel 10nm工藝解讀文章里有非常詳細的解釋。有分析師認為，Intel在10nm時代采用鈷材料的激進行為，是導致10nm工藝延后和遲遲不見成熟的根源之一——美國應用材料也提過，此前曾建議Intel不要過早采用鈷材料。

簡而言之，導線中心的主體部分換用鈷的主旨，更多在于解決越來越細的導線所致的電遷移問題。不過大約在實施難度上比較大，以及鈷相比銅還是有著更高的電阻率，Intel這次換用一種名為eCu（Enhanced Copper，加強銅）的材料，應該是一種銅外部覆蓋鈷的方案（更外部的阻隔層為鉭）。

據說這么做能夠吸取兩種材料的長處，包括緩解電遷移問題，同時還能利用銅本身的性能。雖說相比于單純的鈷材料，這樣的方案在緩解電遷移致電阻升高甚至斷連的問題方面，表現會略有不及，但仍有超過10年的壽命。所以Intel 4的互聯導線雖然相比于Intel 7變得更細了，但電阻值并沒有發生多大變化。

Intel 4工藝的互聯金屬層部分，底下Metal 0到Metal 4的5層都會采用這種eCu方案。另外，Intel 10nm的柵極填充也用到了鈷（與鎢）；但Intel 4已經完全不在這部分采用鈷，而回到了單純的鎢。

金屬層部分改進中，另外值得一提的是Intel 4的金屬互聯層增加到了16層，比Intel 7多出1層（Metal 15）；此外最上方還有兩層電源布線的所謂“巨大”金屬層（GM0, GM1），間距分別在1080nm和4000nm。

在金屬互聯層更高層，10nm SuperFin就開始采用一種名為SuperMIM（metal-insulator-metal）的電容。MIM用于對抗相對高負載時的Vdroop掉壓，起到維持持續頻率的作用。當時Intel就宣稱，SuperMIM相比占地面積相同的標準MIM電容，電容量增加5倍。具體的是通過新型high-k高介電常數材料在<0.1nm的薄層中沉積，在兩個或多種材料類型間構成超晶格（superlattice）結構。這次Intel 4在這方面又有了提升，電容密度據說提升2倍，來到了376 fF/μm²。

其他Scaling Booster改進

除此之外，Intel還提到了一些scaling booster相關的尺寸縮減方案改進（在Intel這里應該是叫Hyper Scaling）。比如說COAG（Contact-Over-Active-Gate）第二代——此前10nm的介紹文章里，我們也談到過這個方案。這種方案是把原本伸出到gate柵極之外的接觸點位置，改放到gate上方。此前有人認為，COAG也可能是Intel 10nm工藝走向量產的一大難點。這次的第二代COAG更進一步提升了空間利用率。

還有像是dummy gate單元間隔方面的改進（第二代diffusion break）；n fin和p fin的間距調整；所謂的gridded interconnect設計，限定via的位置等。這些應當本身也都促成了單元高度和面積的縮減，是晶體管密度提升的重要組成部分。

本來想借此機會再聊聊Intel已經展示了die shot的14代酷睿處理器的，受限于篇幅就等將來另辟新章吧。最后值得一提的是，Intel希爾斯伯勒fab廠應該會率先開始Intel 4工藝的生產，隨后是愛爾蘭Fab 34工廠；更多生產計劃未知。這似乎和Intel持有的EUV設備有很大關系。

ASML的EUV設備缺貨現狀，實則對Intel可能會產生最大的影響。而Intel未來幾代工藝要提量的關鍵都在EUV設備上。希望EUV設備缺貨不會成為掣肘Intel新工藝迭代的阻礙。畢竟從Intel展示的這些數據，以及成品現狀來看，Intel的尖端工藝更新還是相當讓人期待的。