提升封測的價值不僅需要使前道工序和后道工序有更加緊密的聯(lián)系，更需要把設計、制造、封測有機融合在一起協(xié)同發(fā)展，這樣才能使得產(chǎn)業(yè)技術(shù)水平得到進一步的推廣和提升。那么傳統(tǒng)封測環(huán)節(jié)也就升級為“芯片成品制造”產(chǎn)業(yè)了。這是先進封裝技術(shù)對整個行業(yè)的影響。
封裝（packaging）是半導體制造流程往后的一道工序：把一片硅造出來，用某種方法將其連接到板子上。以前封裝企業(yè)不像一般前道制造企業(yè)那么受重視，封裝供應鏈常被稱歸于“后道”工序。
但前道生產(chǎn)制造工藝的技術(shù)行進步伐放緩，行業(yè)的注意力開始往封裝轉(zhuǎn)移。尤其是先進封裝工藝，已經(jīng)成為承托未來半導體技術(shù)發(fā)展的重要依據(jù)。研究機構(gòu)Yole的數(shù)據(jù)顯示，2021年先進封裝市場規(guī)模已經(jīng)達到了約350億美元；并且到2025年這一數(shù)字將上升至420億美元。
圖1，先進封裝所處環(huán)節(jié)
市場營收數(shù)據(jù)在我們看來還不是最緊要的——拋開技術(shù)革新不談，市場層面“先進封裝”頗有重新定義封測產(chǎn)業(yè)鏈價值，或轉(zhuǎn)移價值重心的意思。如圖1所示，先進封裝在流程中處在“中道（mid-end）”的位置。以前封裝預算是被排除在WFE（Wafer Fab Equipment）預算之外的；但從2020年開始，晶圓級封裝也包含在內(nèi)了。這是值得深思的。
長電科技去年提出從“封測”到“芯片成品制造”的概念升級，長電CEO鄭力提到：“‘封測’這個詞已經(jīng)不能很好地表達‘先進封裝’的含義，以及高密度封裝的技術(shù)需求和技術(shù)實際狀態(tài)。所以以‘成品制造’去描述更為貼切，可以反映當下的集成電路最后一道制造流程中的技術(shù)含量和技術(shù)內(nèi)涵。”這應該是對先進封裝技術(shù)對產(chǎn)業(yè)鏈影響的最佳寫照。
本文嘗試從大方向談談先進封裝工藝發(fā)展現(xiàn)狀及前景。
先進封裝技術(shù)的誕生基礎
“先進封裝”是相較于“傳統(tǒng)封裝”而言的，去年我們有機會了解凌波微步半導體科技的球焊機——這就是傳統(tǒng)封裝技術(shù)所用的設備之一，應用于引線鍵合——就是用金屬線將芯片焊盤和基板引腳進行焊合，實現(xiàn)芯片與基板、芯片與芯片之間的電氣與信號互聯(lián)。傳統(tǒng)封裝工藝在半導體生產(chǎn)制造行業(yè)的應用仍然非常廣泛。
不過從我們能查到的資料來看，“先進封裝”的確切定義存在差別。比如部分資料將先進封裝窄化為2.5D/3D封裝；某些專家則認為芯片級封裝（chip scale packaging）和晶圓級封裝（wafer level packaging）就可以算作先進封裝。
但不同的“先進封裝”定義有共性，即封裝尺寸顯著縮減、不同信號連接點間距變得很小。比如說高精度的芯片倒裝（flip chip），從bump pitch（凸點間距）的角度來說，當該值小到某個程度（<100μm）可被冠以“先進”之名。其實單是芯片倒裝，在實施方面都有不少差異可談，比如Intel較多投入的TCB（Thermocompression bonding，熱壓接合）——這項技術(shù)對于Intel的3D封裝方案也顯得尤為重要。
體現(xiàn)間距微縮先進性的，如蘋果芯片較早采用更高密度的封裝技術(shù)，芯片die封裝以90-60μm的間距量級放在載體晶圓/平臺之上，相比傳統(tǒng)的芯片倒裝，密度高出大約8倍。載體晶圓/平臺再進一步擴散出I/O（比如面向PCB板擴散出去），這是現(xiàn)在我們常說的“fanout”扇出型封裝一詞的來源（比如長電科技去年推出的XDFOITM全系列極高密度扇出型封裝解決方案）。服務器、汽車等HPC平臺的CPU、GPU等芯片當大規(guī)模應用這樣的技術(shù)。
在說先進封裝技術(shù)路線之前，有必要解決一個基本問題，那就是為什么需要先進封裝技術(shù)？
摩爾定律描述的是一定周期（12-18個月）內(nèi)晶體管密度提升1倍。而當代尖端制造工藝實現(xiàn)的大致上是每3年晶體管密度提升1倍。之所以實際發(fā)展步調(diào)更慢，除了制造工藝推進更有難度之外，另兩個重要原因是SRAM縮放停滯，以及數(shù)據(jù)I/O發(fā)展速度很慢。尤其是后者，數(shù)據(jù)I/O傳輸每4年才提速1倍。所以晶體管密度推進，和I/O數(shù)據(jù)傳輸速率變化是不對等的。
圖2，封裝技術(shù)發(fā)展方向，來源：美國應用材料
對于數(shù)據(jù)I/O來說，芯片本身需要容納更多的數(shù)據(jù)通訊“點”才能實現(xiàn)越高的傳輸速率，才能與外界更高效地溝通。
90年代就問世的芯片倒裝法，算是這個問題的一大推進之道。芯片倒裝是相對于引線鍵合而言的。簡而言之，die是翻轉(zhuǎn)過來的，金屬互聯(lián)層面向下方，而晶體管倒反而在上面（圖2）。芯片倒裝也是后續(xù)更多先進封裝技術(shù)的基礎。
不過芯片倒裝以往的發(fā)展也相當緩慢。傳統(tǒng)倒裝芯片封裝，實現(xiàn)的這些數(shù)據(jù)通訊接觸“點”之間的間距，或者說bump pitch在150μm-200μm之間。相對先進一些的，臺積電N7工藝把bump pitch降到了130μm，而Intel 10nm工藝則令此值下探到了100μm。
這么多年來芯片倒裝達成的bump pitch間距變化都是不大的。bump pitch所定義的I/O這20年來，只有2.35倍-4倍的提升。和芯片之上晶體管密度這些年來的變化相比實在是“不思進取”。
I/O密度或者I/O觸點數(shù)難以提升也帶來一個比較大的問題：更早的設計如果要用新的制造工藝，則設計本身對應縮小；但I/O會對此造成障礙，因為I/O還是需要很大的空間來擺放，整個die的尺寸難以對等的方式縮小；這被稱為pad limit。
緩解I/O限制帶來的性能效率降低有一些解決方案，比如說在die內(nèi)增加更大容量的cache——也就是近存計算，借用這類方案的芯片現(xiàn)在也不少，典型的比如蘋果。另一個重要解決方案是增加專用計算單元或電路，或者叫異構(gòu)計算。比如現(xiàn)在大型SoC上都有專門的AI計算單元，專用于影像處理的ISP；數(shù)據(jù)中心的芯片上還有專門用來跑hypervisor、管理堆棧、相關(guān)于networking的部分（DPU）。
這些方案的本質(zhì)都是通過增大die size，或“燒錢”的方式來提升芯片效率，緩解I/O數(shù)據(jù)傳輸?shù)拇鎯栴}。不過增大die size也會遇到一個更現(xiàn)實的問題，就是die大到一定程度會超過了制造設備可處理的極限尺寸——這個限制叫做reticle limit。現(xiàn)在的高端GPU單die尺寸已經(jīng)十分接近reticle limit。所以芯片并不能無節(jié)制地做大。
在器件微縮速度變慢、pad limit和reticle limit之外，還有一個比較大的問題，就是尖端工藝成本的顯著攀升。這一點算是老生常談。摩爾定律說隨著晶體管尺寸變小，芯片制造理應帶來成本效益。
但近兩代尖端工藝的發(fā)展，讓我們看到晶體管變小以后，單個晶體管的成本是在急劇增加的；芯片單位面積的造價也在急劇增長。這一點好像比較反常識，卻是確確實實存在的。這就加劇了芯片做大以后造成的良率下降和成本的顯著提升。
基于時代對算力需求的提升，I/O發(fā)展速度的局限性，近存計算/異構(gòu)集成的發(fā)展趨勢，芯片尺寸做大的限制，以及尖端工藝制造成本的急劇提升，先進封裝工藝就成為時代發(fā)展的必然。Chiplet成為芯片設計與制造主流的必要性。通俗地說，chiplet就是把一片原本的大芯片切分成多個小片的chiplet，藉由先進封裝技術(shù)將其“組合”到一起，工作起來就和一片大芯片一樣。
當然chiplet也需要配合前文提到的bump pitch更為密集的先進封裝方式。比如扇出型封裝——更少受制于pad limit，不僅密度更高，而且封裝的芯片間互聯(lián)I/O數(shù)也不少；而chiplet這種小die形態(tài)，本身也搞定了reticle limit限制。
為了了解市場對于先進封裝技術(shù)的態(tài)度，我們這次特別采訪了Achronix公司。這是美國一家提供高性能FPGA解決方案的fabless公司——不僅包括高性能、高密度單獨的FPGA芯片，也包括嵌入式eFPGA IP和PCIe加速卡。這類企業(yè)對先進封裝的態(tài)度，應當是時下最有說服力的。
這家公司的eFPGA IP在異構(gòu)計算上就有頗為廣泛的應用。在是否采用先進封裝工藝的問題上，Achronix公司產(chǎn)品營銷總監(jiān)Bob Siller表示：“我們目前的產(chǎn)品使用有機基板封裝技術(shù)。面向未來，Achronix正在評估在我們的下一代產(chǎn)品中使用先進的2.5D封裝技術(shù)，這將為異構(gòu)集成提供更多的選擇。”
其驅(qū)動力在于“先進的封裝可以支持Achronix基于chiplet技術(shù)構(gòu)建模塊化產(chǎn)品。通過利用先進的封裝，Achronix可以更快地進行創(chuàng)新以滿足多個市場的需求，而不必為每一代新產(chǎn)品重新設計整個單片F(xiàn)PGA器件。”
Achronix本身也是ODSA（開放專用域架構(gòu)）和UCIe產(chǎn)業(yè)聯(lián)盟成員。UCIe（Universal Chiplet Interconnect Express）是推動chiplet互聯(lián)統(tǒng)一的標準——從主要半導體企業(yè)對UCIe的支持都能看出異構(gòu)集成、chiplet技術(shù)以及先進封裝工藝未來的發(fā)展?jié)摿Α?/p>
Bob提到標準機構(gòu)在開發(fā)下一代D2D物理層接口和控制器，借此Achronix客戶能夠用其eFPGA IP來構(gòu)建定制的FPGA chiplet。“這些chiplet可以集成在一個有機基板或更先進的封裝上，例如中介層（interposer）或扇出RDL類型的封裝。”
異構(gòu)集成成本分析
既然先進封裝和異構(gòu)集成技術(shù)這么好，技術(shù)采用為何還需要評估呢？前期的技術(shù)復雜性和成本投入應當是企業(yè)需要考慮的。Bob也在采訪中談到基于chiplet的解決方案更復雜：“挑戰(zhàn)不僅在于這樣組裝成的系統(tǒng)的設計和驗證，還在于已知為良好的chiplet在采購和制造過程中的組裝測試。如果chiplet及各部分來自不同的制造商，那么D2D接口的互操作性和合規(guī)性測試也會很復雜。”
這是從更高層面去談先進封裝實踐的復雜性了。實際上chiplet并不算新鮮。除了數(shù)據(jù)中心、汽車等HPC平臺逐漸普及；消費產(chǎn)品之上，也已經(jīng)能夠見到基于chiplet高級封裝的處理器芯片——這兩年Intel的酷睿處理器會將這種技術(shù)在PC平臺普及；蘋果M1 Ultra則已經(jīng)基于2.5D封裝做到了大規(guī)模普及。
不過這是基于走量攤薄成本的例子。從chiplet實施更具體的層面來看，芯片采用chiplet方案的確也帶來了更多的工程問題和更高的復雜度。
圖3，常見2.5D封裝方案，來源：Intel
照例簡單解釋一下什么是2.5D封裝和3D堆疊。比較常見的2.5D封裝，會把一片大die切成一個個小die（chiplet），然后把這些小die都放到一個硅中介層（silicon interposer）上，這個硅中介內(nèi)部可實現(xiàn)die之間的互聯(lián)（RDL，redistribution layers）。
不過在不同方案下，die之間的互聯(lián)方案可能是多樣的。比如Intel EMIB就沒有采用硅中介，而是直接在封裝基板上“挖”出硅橋（silicon bridge），實現(xiàn)die之間的互聯(lián)，如圖3所示。
而3D堆疊顧名思義，就是不同的die可以疊起來，形成三維立體結(jié)構(gòu)。Die與die之間通過microbump或者hybrid bonding鍵合方案實現(xiàn)互聯(lián)。
圖4，先進封裝示例圖
圖4能夠比較到位地反映進行先進封裝時，不同層級之間的關(guān)系。示例中的這顆芯片用上了3D堆疊的DRAM（右上角），疊了2層die的chiplet（左上角）。這兩部分通過中間層的interposer進行互聯(lián)（2.5D封裝）——其中RDL層用于信號互聯(lián)，包括觸達封裝基板的部分。
這張圖中出現(xiàn)了不同大小和間距的bump與鍵合方式，包括C4 Bump（間距在110-150μm之間）、μBump（40-55μm間距），以及左上兩個die進行3D堆疊的hybrid bonding混合鍵合。硅中介部分，在bump和RDL層之間還需要TSV（硅通孔）；而die的3D堆疊貫穿也用到了μTSV。
Synopsys在今年的IEDM之上，將這種chiplet式的異構(gòu)集成實施方案與monolithic（一整片die）在成本方面做了對比。Synopsys與IC Knowledge合作做了預測模型，基于2nm工藝做成本上的估算。對比中的這顆SoC芯片包括采用GAA晶體管，17層金屬層，600mm x2 die size——其中65%邏輯電路，20% L3 SRAM，外加10%的I/O電路。
在異構(gòu)集成的實現(xiàn)上，L3 SRAM疊在核心die上面，采用上述hybrid bonding方案（AMD現(xiàn)在已經(jīng)開始采用這樣的方案）；I/O die單獨出來——這片die采用90nm工藝制造；然后用2.5D封裝的方案，把它們封裝到一起。
最終IC Knowledge和Synopsys得到的結(jié)果是，相比于monolithic傳統(tǒng)方案，這種3D堆疊+2.5D封裝方案能夠?qū)崿F(xiàn)48%的成本節(jié)約。成本節(jié)約主要來自于更高的良率（因為die切分得更小了），且非邏輯電路功能部分不需要用17層金屬層（L3 SRAM為4層，I/O為7層）；另外I/O die只需要用90nm工藝制造即可。
相對來說增加成本的部分主要包括die的協(xié)同，硅中介需要成本（而且當前的一個技術(shù)挑戰(zhàn)也在于interposer如何做得更大，甚至突破reticle limit限制），以及異構(gòu)集成的封裝測試成本等。兩相抵消就能得到48%這個數(shù)字。可見在某些場景下，復雜度的增加是值得的。
Synopsys在IEDM之上的呈現(xiàn)內(nèi)容除了成本剖析之外，還談到了異構(gòu)集成方案實施過程中的PDN（供電網(wǎng)絡），以及互聯(lián)電氣分析和對串行、并行總線互聯(lián)實施方案的選擇問題等。
很顯然這樣的方案對于解決本文第一部分提到的技術(shù)挑戰(zhàn)是有相當價值的，也是現(xiàn)在半導體制造必行的技術(shù)路線。
具代表性的一些封裝技術(shù)
長電科技在先進封裝方面有諸多可談的技術(shù)類型，不僅是前文提到的XDFOITM技術(shù)。從長電提供的資料看來，先進封裝已經(jīng)成為其主要收入來源，主要可分為系統(tǒng)級封裝、倒裝與晶圓級封裝等類型。不過長電當前公開有關(guān)其封裝技術(shù)的技術(shù)細節(jié)并不多。將來若有機會，我們可做更深入的采訪。
更為我們所知、以及公開了較多技術(shù)細節(jié)的先進封裝與2.5D/3D封裝方案來自Intel、臺積電、三星、日月光、索尼等。因為篇幅關(guān)系，本文僅對目前比較熱門的一些技術(shù)做大致瀏覽。而且此前《電子工程專輯》網(wǎng)站也以較大篇幅介紹過Intel和臺積電的先進封裝技術(shù)。
臺積電有一種芯片倒裝封裝方案比較具有代表性，主要是substrate基板部分沒有采用ABF（Ajinomoto build-up films）常見流程，而更偏向于半導體制造方式。其RDL層相比大部分OSAT封測代工廠的方案都更小、更密，故而可實現(xiàn)更復雜的互聯(lián)。技術(shù)歸屬于其InFO（Integrated Fan Out）封裝方案；InFO還有下屬不同的技術(shù)分支。
圖5，臺積電3DFabric封裝技術(shù)，來源：臺積電
這類FOWLP（Fan Out Wafer Level Packaging，扇出晶圓級封裝），日月光也有一種FoCoS（Fan out Chip on Substrate）技術(shù)相對類似。我們猜測長電的XDFOI（X-Dimensional Fan-out Integration）可能亦為其中代表。三星的同類技術(shù)方案叫做FOSiP（Fan Out System in Package）。
值得一提的是，在臺積電InFO封裝技術(shù)中，有一種InFO-LSI（Local Silicon Interconnect）——這種技術(shù)歸屬于InFO-R，如圖5所示。多個die下方有個“本地硅互聯(lián)”層。臺積電在今年4月份的International Symposium on 3D IC and Heterogeneous Integration會議上提到，蘋果M1 Ultra組合兩顆M1 Max的方法就是InFO-LSI，而不是很多人猜測的CoWoS-S。
圖6，InFO-LSI封裝技術(shù)圖示，來源：臺積電
從示意圖（圖6）來看，InFO-LSI的硅橋很像Intel EMIB（Embedded Multi-die Interconnect Bridge）。但實際上EMIB的成本還是更低：這種方案是把連接多個die的互聯(lián)硅橋（silicon bridge）放進基板腔里面。EMIB方案從2018年就開始部分量產(chǎn)了，目前已經(jīng)要進入大規(guī)模應用階段。這一代EMIB的連接間距為55μm，預計第二代、第三代的值會降到45μm和40μm。臺積電InFO-LSI的bump pitch間距會更小（25μm）。
InFO-LSI和EMIB于基板材料和制造工藝都是不同的。日月光可做類比的技術(shù)是FOEB，但FOEB和在基板上“挖”個槽的方法又不大一樣；而且RDL層是玻璃基板材料。日月光在宣傳中會將FOEB與EMIB作比較，其優(yōu)勢似乎在于布線密度，但成本會略高些。
臺積電更為人所知的2.5D封裝技術(shù)是CoWoS。其中CoWoS-R和CoWoS-L可與InFO-R和InFO-L對應。從工藝流程來看，其不同之處在于，InFO為“Chip First”工藝，也就是先放芯片，然后再構(gòu)建RDL層；CoWoS則先搭RDL，然后再放芯片。
圖7，英偉達A100 GPU，來源：英偉達
CoWoS-S的知名度可能是這其中最高的，這里S就是指Silicon Interposer（硅中介）。通常die以倒裝的方式封裝在一片無源晶圓（硅中介）之上，硅中介里面會有各種線路連接。我們介紹2.5D封裝時，通常都以這樣的硅中介為模板——包括本文上半部分的分析。而且CoWoS-S也的確廣泛存在于現(xiàn)有的HPC芯片產(chǎn)品中，比如英偉達的數(shù)據(jù)中心GPU（圖7）。大部分用HBM內(nèi)存的芯片通常都考慮用CoWoS封裝方案。
值得一提的是，CoWoS-S所用的硅中介技術(shù)還在進化，主要體現(xiàn)在其可承載的chiplet總面積變得越來越大。此前我們撰文提到過，最新一代CoWoS-S5的硅中介尺寸達到了2500mm²，三倍于reticle limit面積，如此可容納更多的chiplet于同一個封裝內(nèi)。
三星有一種叫做I-Cube的技術(shù)比較類似于CoWoS-S，百度AI芯片似乎就應用了I-Cube。
說完靠后端的2.5D封裝，最后聊聊更受人矚目的前端3D堆疊技術(shù)。其實die的3D堆疊也不算新鮮，畢竟存儲器領域，3D堆疊已經(jīng)是很常見的技術(shù)了。比如長江存儲的Xtacking技術(shù)，疊了128層TLC和QLC。
DRAM實際上也在應用先進3D封裝：三星、SK海力士和美光針對HBM內(nèi)存就應用先進封裝多年了。SK海力士的HBM3會有12層DRAM die垂直堆疊。三星針對DDR5、LPDDR5X也已經(jīng)開始疊層。
將來邏輯芯片更廣泛應用的3D堆疊技術(shù)，比較受人矚目的是Intel Foveros和臺積電SoIC（System on Integrated Chips，分成CoW與WoW兩種）。
Die的3D堆疊一般是指兩片有源die，以垂直的方式疊在一起。Intel最早的3D堆疊處理器見于2020年的Lakefield CPU，初代Foveros的bump pitch為55μm。最新一代Foveros技術(shù)則將應用于面向數(shù)據(jù)中心的Ponte Vecchio——這是一顆非常復雜的數(shù)據(jù)中心GPU，其上應用了die堆疊的Foveros封裝的bump pitch已經(jīng)減到了36μm。
預計從明年的14代酷睿CPU開始，民用市場會普及Foveros技術(shù)。且14代酷睿具體會應用Foveros Omni（雙向互聯(lián)，Omni-Directional Interconnect；第三代Foveros）——這種技術(shù)除了bump pitch更小（25μm），通過銅柱可以直接為上層die提供電力和信號；這種方案也允許下層die的尺寸比上層die更小，而且上下層die可有多個，提升靈活性。從實現(xiàn)來看，F(xiàn)overos Omni對于其TCB（熱壓接合）技術(shù)也會有更大的依賴性。
圖8，Foveros Direct，來源：Intel
而更未來向的Foveros Direct（第四代Foveros，圖8）應當會開始用hybrid bonding混合鍵合方案，采用直接的銅-銅鍵合，而不再是microbump鍵合連接，鍵合間距預計≤10μm，相比Foveros Omni有6倍密度提升（>10000 wires/mm²）。
此處hybrid bonding混合鍵合是值得一提的。這種不用bump，而是TSV銅銅直連的工藝難度相當大，相比于其他封裝方法將實現(xiàn)高得多的集成密度。實際上AMD已經(jīng)有應用了臺積電SoIC方案的3D堆疊技術(shù)的芯片問世，AMD稱其為3D V-cache：簡單說，是將三級緩存die疊在處理器die的上面，增大了三級緩存的容量。3D V-cache已經(jīng)用上了hybrid bonding鍵合方案。
此前臺積電就已經(jīng)在宣傳，SoIC鍵合相比于用micro-bump連接，能夠減少35%的熱阻，以及高得多的互聯(lián)密度。三星的hybrid bonding技術(shù)名為X-Cude。另外市面上能見到出貨最多應用了hybrid bonding技術(shù)的芯片產(chǎn)品，是索尼的CMOS圖像傳感器：這在我們此前的圖像傳感器堆疊技術(shù)介紹里已多有涉及。
“Achronix認為先進的封裝將支持開發(fā)出更復雜的、功能更強大的和基于FPGA的產(chǎn)品。我們相信，未來幾代高性能FPGA將利用先進的封裝技術(shù)來加快具有新功能的產(chǎn)品的上市時間。”Bob在采訪中說，“半導體制造商無需重新設計整個芯片，而是可以重新設計一個較小的chiplet來添加新功能，同時使用先進的封裝保持基本芯片不變。先進的封裝技術(shù)是實現(xiàn)下一代高性能FPGA的關(guān)鍵。”這番話對先進封裝技術(shù)未來的發(fā)展，是可做管中一窺的。
先進封裝技術(shù)的崛起將持續(xù)提升封測環(huán)節(jié)的重要性。與此同時，如長電傳遞的信息，提升封測的價值不僅需要使前道工序和后道工序有更加緊密的聯(lián)系，更需要把設計、制造、封測有機融合在一起協(xié)同發(fā)展，這樣才能使得產(chǎn)業(yè)技術(shù)水平得到進一步的推廣和提升。那么傳統(tǒng)封測環(huán)節(jié)也就升級為“芯片成品制造”產(chǎn)業(yè)了。這是先進封裝技術(shù)對整個行業(yè)的影響。
本文為《電子工程專輯》2022年8月刊雜志文章，版權(quán)所有，禁止轉(zhuǎn)載。點擊申請免費雜志訂
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