UCIe白皮書：Chiplet技術(shù)標(biāo)準(zhǔn)及生態(tài)

轉(zhuǎn)自：半導(dǎo)體行業(yè)觀察

來源：UCIe

UniversalChiplet Interconnect Express (UCIe)? 是一個(gè)開放的行業(yè)互連標(biāo)準(zhǔn)，可以實(shí)現(xiàn)小芯片之間的封裝級(jí)互連，具有高帶寬、低延遲、經(jīng)濟(jì)節(jié)能的優(yōu)點(diǎn)。能夠滿足整個(gè)計(jì)算領(lǐng)域，包括云端、邊緣端、企業(yè)、5G、汽車、高性能計(jì)算和移動(dòng)設(shè)備等，對(duì)算力、內(nèi)存、存儲(chǔ)和互連不斷增長(zhǎng)的需求。UCIe 具有封裝集成不同Die的能力，這些Die可以來自不同的晶圓廠、采用不同的設(shè)計(jì)和封裝方式。

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UCIe白皮書（終版）

實(shí)現(xiàn)PCI Express 5.0和CXL設(shè)計(jì)的最大吞吐量和最低延

Hyperion_Research：CXL and Gen-Z Consortiums Combine Forces

戈登·摩爾在其論文 “Crammingmore components onto integrated circuits” （于1965年4月19日發(fā)表在Electronics第38卷第8期）中開創(chuàng)性地指出：集成電路中晶體管的數(shù)量每?jī)赡陼?huì)增長(zhǎng)一倍，50年過去了，這個(gè)被稱為“摩爾定律”的理論堅(jiān)持到如今，已經(jīng)搖搖欲墜。在同一篇論文中，戈登·摩爾預(yù)測(cè)了“結(jié)算日”的到來，他指出：用多個(gè)獨(dú)立封裝的小功能單元互連構(gòu)建大型系統(tǒng)的方法可能會(huì)更經(jīng)濟(jì)。這種多Die集成的模式如今已經(jīng)被運(yùn)用到了一些主流的商業(yè)產(chǎn)品中，比如消費(fèi)級(jí)CPU、服務(wù)器 CPU、GP-GPU 等。

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實(shí)現(xiàn)Chiplets封裝集成的動(dòng)機(jī)有很多。為了滿足不斷增長(zhǎng)的性能需求，芯片面積不斷增加，有些設(shè)計(jì)甚至?xí)鲅谀０婷娣e的限制，比如具有數(shù)百個(gè)核心的多核 CPU，或扇出非常大的交換[曹1]?電路（Switch）。即使在設(shè)計(jì)不超過面積限制的情況下，改用多個(gè)小芯片集成封裝的方式也更有利于提升良率，實(shí)現(xiàn)芯片的跨市場(chǎng)復(fù)用。另外，多個(gè)相同Die的集成封裝能夠適用于大規(guī)模的應(yīng)用場(chǎng)景。

圖1：UCIe開啟開放式封裝級(jí)生態(tài)系統(tǒng)交付平臺(tái)

實(shí)現(xiàn)Chiplet封裝集成的另一個(gè)動(dòng)機(jī)是為了從產(chǎn)品和項(xiàng)目的角度降低整體投資組合成本，并搶占產(chǎn)品市場(chǎng)。例如，圖 1 所示的處理器核心可以最先進(jìn)的工藝節(jié)點(diǎn)，用更高的成本換取極致的節(jié)能性能，而內(nèi)存和 I/O 控制器功能可以復(fù)用已經(jīng)建立好的舊工藝節(jié)點(diǎn)（n -1 或 n-2)。采用這種劃分方式，可以減小Die的面積，從而提高產(chǎn)量。如圖 2 所示，跨工藝節(jié)點(diǎn)的 IP 移植成本很高，而且隨著工藝節(jié)點(diǎn)的進(jìn)步，該成本增長(zhǎng)非常迅速。若采用多Die集成模式，由于Die的功能不變，我們不必對(duì)其IP進(jìn)行移植，便可在節(jié)省成本的同時(shí)實(shí)現(xiàn)搶占市場(chǎng)的可能。Chiplet封裝集成模式還可以使用戶能夠自主選擇Die的數(shù)量和類型，從而針對(duì)不同的產(chǎn)品類型做出不同的權(quán)衡。例如，用戶可以根據(jù)自己的具體需求挑選任意數(shù)量的計(jì)算、內(nèi)存和I/O Die，并無需針對(duì)具體需求進(jìn)行Die的自主設(shè)計(jì)，這有利于降低產(chǎn)品的SKU成本。

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Chiplet的封裝集成允許廠商能夠以快速且經(jīng)濟(jì)的方式提供定制解決方案。如圖 1 所示，不同的應(yīng)用場(chǎng)景可能需要不同的計(jì)算加速能力，但可以使用同一種核心、內(nèi)存和 I/O。Chiplet的封裝集成還允許廠商根據(jù)功能需求對(duì)不同的功能單元應(yīng)用不同的工藝節(jié)點(diǎn)，并實(shí)現(xiàn)共同封裝。例如，內(nèi)存、邏輯、模擬和光學(xué)器件可以被應(yīng)用不同的工藝技術(shù)，然后和Chiplet封裝到一起。由于相比板級(jí)互連，封裝級(jí)互連具有線長(zhǎng)更短、布線更緊密的優(yōu)點(diǎn)，因此，像內(nèi)存訪問這種需要高帶寬的應(yīng)用場(chǎng)景都可以以封裝級(jí)集成的方式實(shí)現(xiàn)（例如HBM，High Bandwidth Memory）。

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UCIe是封裝互連的戰(zhàn)略性成果，它以前瞻性的方式滲入各種應(yīng)用模型，并蓄勢(shì)待發(fā)，志在扭轉(zhuǎn)行業(yè)未來。

圖2展示了成功建立一個(gè)生態(tài)系統(tǒng)的秘訣。數(shù)十年來，開放的生態(tài)系統(tǒng)不斷蓬勃發(fā)展，涌現(xiàn)出了像PCI Express?, Universal Serial Bus?, Computer ExpressLink (CXL)這樣的優(yōu)秀的外設(shè)互連標(biāo)準(zhǔn)，正是在創(chuàng)建和推動(dòng)這個(gè)生態(tài)系統(tǒng)的過程中，我們通過系統(tǒng)的實(shí)踐學(xué)習(xí)，創(chuàng)造出了UCIe。

圖2：不同工藝節(jié)點(diǎn)的設(shè)計(jì)成本 (來源: IBS, 引自IEEEHeterogeneous Integration Roadmap)

一個(gè)開放的行業(yè)標(biāo)準(zhǔn)對(duì)于發(fā)展健康的生態(tài)系統(tǒng)至關(guān)重要，其定義了能夠適應(yīng)廣泛用途且具有高標(biāo)準(zhǔn)關(guān)鍵性能指標(biāo) (KPI) 的規(guī)范，以及全面的合規(guī)性和互通性機(jī)制。UCIe 規(guī)格書修訂版 1.0 包含行業(yè)領(lǐng)先的 KPI、調(diào)試支持和合規(guī)性注意事項(xiàng)。在整個(gè)行業(yè)中，作為涵蓋制造、組裝和測(cè)試公司的封裝級(jí)裸芯集成技術(shù)目前已然成熟。大部分代工廠以及市場(chǎng)上的外包半導(dǎo)體組裝和測(cè)試 (OSAT) 公司使用專有互連技術(shù)以提供高性能產(chǎn)品。UCIe 作為行業(yè)領(lǐng)導(dǎo)者共同努力開發(fā)的結(jié)果，是一種用于Chiplet快速互連和無縫交互的通用標(biāo)準(zhǔn)，其中用于互連的Chiplet可以采用不同工藝、來自不同廠商。雖然UCIe 發(fā)起人涵蓋云服務(wù)、半導(dǎo)體制造、OSAT、IP 供應(yīng)商和芯片設(shè)計(jì)人員等多個(gè)交叉領(lǐng)域，但 UCIe 聯(lián)盟對(duì)所有人開放。UCIe有望成為chiplet的封裝級(jí)互連標(biāo)準(zhǔn)，實(shí)現(xiàn)chiplet開放生態(tài)的蓬勃發(fā)展。

圖3：一個(gè)成功的具有高可互通性的Chiplet生態(tài)應(yīng)該具備的要素

UCIe 是一種分層協(xié)議，分為物理層、Die-to-Die 適配器和協(xié)議層，如圖 4a 所示。物理層負(fù)責(zé)處理電信號(hào)、時(shí)鐘信號(hào)、鏈路訓(xùn)練和邊帶信號(hào)等。Die-to-Die 適配器則為chiplet提供鏈路狀態(tài)管理和參數(shù)調(diào)整。其通過循環(huán)冗余校驗(yàn) ( cyclic redundancy check：CRC) 和鏈路級(jí)重傳機(jī)制保證數(shù)據(jù)的可靠傳輸。除此之外，Die-to-Die 適配器配備了底層仲裁機(jī)制用于支持多種協(xié)議，以及通過數(shù)據(jù)寬度為256字節(jié)的微片（FLIT)）進(jìn)行數(shù)據(jù)傳輸?shù)牡讓觽鬏敊C(jī)制。

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在現(xiàn)有的生態(tài)中，PCIe和CXL協(xié)議已經(jīng)被廣泛部署在幾乎所有的板級(jí)計(jì)算單元上，因此UCIe通過在協(xié)議層本地端提供PCIe和CXL協(xié)議映射，以利用現(xiàn)有的生態(tài)和資源來確保各互連設(shè)備之間的無縫交互。借助于PCIe和CXL，可以將已部署成功的SoC構(gòu)建、鏈路管理和安全解決方案直接遷移到UCIe。因此UCIe可提供豐富的應(yīng)用模型：通過PCIe/CXL.io（CXL子協(xié)議，下文中地Cache.Mem和Cache.cache同屬此列）解決直接內(nèi)存訪問的數(shù)據(jù)傳輸、軟件發(fā)現(xiàn)、錯(cuò)誤處理等問題；主機(jī)內(nèi)存則通過CXL.Mem訪問；對(duì)緩存由特殊要求的加速器等應(yīng)用程序可以使用 CXL.cache對(duì)主機(jī)內(nèi)存進(jìn)行高效地緩存。UCIe 還定義了一種“流協(xié)議”，可用于映射任何其他協(xié)議。此外，隨著使用模型的發(fā)展，UCIe聯(lián)盟可以通過不斷創(chuàng)新來對(duì)Chiplet互連技術(shù)進(jìn)行優(yōu)化。

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UCIe 1.0定義了兩種類型的封裝，如圖4b所示。其中標(biāo)準(zhǔn)封裝(2D)成本效益更高，而更先進(jìn)的封裝（2.5D）則是為了追求更高的功率。在實(shí)際的設(shè)計(jì)中，由多種商用的封裝方式可供選擇，圖表中僅展示其中一部分。UCIe規(guī)范支持這些類別中所有類型的封裝選擇。

圖4：UCIe : 層級(jí)化的協(xié)議和多種封裝類型

UCIe支持兩種板級(jí)的使用方式。第一種是封裝級(jí)的集成方式，其目的是擁有更強(qiáng)的能源效率和更高的性價(jià)比，如圖5a所示。附加在板子上的元件（例如內(nèi)存，加速器，網(wǎng)絡(luò)設(shè)備，調(diào)制解調(diào)器等等）可以被集成在各種板子上，從便攜式設(shè)備到高端服務(wù)器均可，其中的裸片的來源各不相同，并且擁有不同的封裝選項(xiàng)即便是在同一個(gè)封裝內(nèi)。第二種使用方式是使用非封裝的連接方式，使用不同類型的媒介（例如光，電纜，毫米波）等等使用UCIe 重定時(shí)器來傳輸下層協(xié)議（例如PCIe，CXL），在整機(jī)甚至是機(jī)組層來啟用資源池，資源分享，甚至是通過載入-儲(chǔ)存語(yǔ)義實(shí)現(xiàn)超越板卡結(jié)點(diǎn)層到整機(jī)/機(jī)組層的信息傳輸使得在邊緣計(jì)算或是數(shù)據(jù)中心中的應(yīng)用擁有更好的能源效率和性價(jià)比。

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圖5：UCI支持的使用方式：封裝級(jí)的集成或是使用不同媒介的非封裝的連接（例如（光，毫米波，電纜）

UCIe支持不同的數(shù)據(jù)傳輸速率，位寬，凸點(diǎn)間隔，還有通道，來保證最廣泛的可行的互用性，詳細(xì)描述如表1所示。它定義了一個(gè)邊帶接口使設(shè)計(jì)和驗(yàn)證變得容易。UCIe 互聯(lián)的單簇的組成單元是包含了N條單端，單向，全雙工的數(shù)據(jù)線（標(biāo)準(zhǔn)封裝選項(xiàng)中N=16，高級(jí)封裝選項(xiàng)中N=64），一條單端的數(shù)據(jù)線用作有效信號(hào)，一條線用于追蹤，每個(gè)方向都有一個(gè)差分的發(fā)送時(shí)鐘，還有每個(gè)方向的兩條線用于邊帶信號(hào)（單端，一條是800MHz的時(shí)鐘，一條是數(shù)據(jù)線）。高級(jí)封裝選項(xiàng)中支持把空閑的線束作為錯(cuò)誤處理線束（包括時(shí)鐘，有效信號(hào)，邊帶信號(hào)等等），標(biāo)準(zhǔn)封裝選項(xiàng)中支持位寬退化來處理錯(cuò)誤。多簇的UCIe 互聯(lián)可以組合起來在每條連接鏈路上提供更優(yōu)的性能，如圖6所示。

表1：UCIe的特征和關(guān)鍵性能指標(biāo)

表1概括了兩種封裝選項(xiàng)的關(guān)鍵性能指標(biāo)。一片擁有標(biāo)準(zhǔn)封裝選項(xiàng)的設(shè)計(jì)可以與任何其他擁有標(biāo)準(zhǔn)封裝選項(xiàng)的設(shè)計(jì)進(jìn)行交互。類似地，一片擁有高級(jí)封裝選項(xiàng)地設(shè)計(jì)也可以和任何其他擁有高級(jí)封裝地設(shè)計(jì)進(jìn)行交互，即使凸點(diǎn)間隔的寬度從25u到55u不等。應(yīng)該指出的是KPI表謹(jǐn)慎地估計(jì)了目前最寬的凸點(diǎn)間隔的性能。舉個(gè)例子，高級(jí)封裝選項(xiàng)中使用了45u。帶寬密度將提升到3.24倍如果我們使用更密的凸點(diǎn)間隔為25u的封裝。即便是在45u，1300+的帶寬密度（線性的或是面積）也約等于目前我們所能實(shí)現(xiàn)的最高效率的PCIe SERDES的20倍。類似的，PCIe的PHY目前的~10pJ/b能源效率也可以通過基于UCIe的設(shè)計(jì)降低到原先的1/20，這歸功于他們更短的通道接觸。UCIe也使得一條線性的電源-帶寬消耗曲線有更快的開關(guān)時(shí)間（對(duì)于基于SERDES的設(shè)計(jì)來說為亞納秒乘以微秒的級(jí)別），將節(jié)省90+%的能源。因此，它不但自己是低功耗的，還能在能源節(jié)約上有出色的表現(xiàn)，兼顧極佳的能源效率和出色的性能。對(duì)于先進(jìn)技術(shù)而言，這些能源節(jié)約有十分重大的意義。在近10年的末尾，UCIe1.0被定義用來滿足這些大范圍的挑戰(zhàn)性應(yīng)用工程的需求。

圖6：簇的寬度，每個(gè)封裝選項(xiàng)中1，2或4簇都可以聯(lián)合起來，實(shí)現(xiàn)更大的帶寬。

為了使得計(jì)算組合設(shè)備能夠持續(xù)得到創(chuàng)新，一個(gè)開放的芯粒生態(tài)系統(tǒng)成為了一項(xiàng)巨大的需求。UCIe 1.0兼顧了極佳的能源效率和性價(jià)比。它是一個(gè)開放的標(biāo)準(zhǔn)，擁有一個(gè)即插即用的模型，同時(shí)它參考了幾個(gè)成功的標(biāo)準(zhǔn)，由工業(yè)界領(lǐng)先團(tuán)隊(duì)提出，確保它能在未來得到廣泛的使用。我們可以預(yù)見未來的創(chuàng)新將在芯粒層面上產(chǎn)生，不同芯粒組合的可適配性將滿足客戶的不同應(yīng)用需求。

在未來，我們期望聯(lián)盟產(chǎn)生更多的高能效和性價(jià)比的解決方案，因?yàn)橥裹c(diǎn)間隔的寬度會(huì)持續(xù)縮小，3D封裝會(huì)變成主流。從延遲，帶寬和能源效率的角度來看這些將要求寬的鏈路運(yùn)行地更慢，并且裸片的連接將會(huì)更加緊密。先進(jìn)的封裝和半導(dǎo)體制造技術(shù)將會(huì)在未來的10年在計(jì)算界掀起新的革命。UCIe已經(jīng)蓄勢(shì)待發(fā)，準(zhǔn)備開啟生態(tài)系統(tǒng)的創(chuàng)新來利用這些技術(shù)。當(dāng)這些先進(jìn)技術(shù)出現(xiàn)時(shí)，UCIe能跟上它們的腳步。

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