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芝能智芯出品
EUV光相互作用的EUVL掃描儀組件的兩個部分：
1）光刻膠
2）反射鏡（收集鏡）
高產(chǎn)量制造（HVM）需求的總體主題，集中在增加使用EUVL制造芯片的產(chǎn)量和良率上。
FET，需要縮小單元寬度和單元高度
●光刻膠：聚合物特性
光刻膠處理對半導體工業(yè)至關(guān)重要，所有器件元素和相關(guān)結(jié)構(gòu)，從場效應(yīng)晶體管（FET）中的通道到器件之間的電連接，都需要通過光刻制造出納米級圖案。Rent的法則指出，終端或連接數(shù)隨邏輯塊或門的數(shù)量增加而增加。這與標準單元縮小時，與單元的連接需要縮小的單元級別相關(guān)。
芯片制造環(huán)節(jié)一直圍繞積極的節(jié)距縮小來利用新的單元架構(gòu)和新穎的器件材料。實現(xiàn)新型單元架構(gòu)和材料的HVM非常困難，良率是一個主要關(guān)注點。例如，考慮到每塊芯片有1010個接點和至少99％的芯片良率
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第三代英特爾酷睿處理器-四核心，包含14.8億個晶體管。在99％的良率下，會有148萬個晶體管有缺陷 - 目標是99.99996％的良率或6 Sigma（6??）。良率必須非常高 - 良率關(guān)鍵在于過程控制和缺陷。如果良率足夠高，EUV芯片的制造成本主要取決于生產(chǎn)率（吞吐量）。更好的節(jié)距分辨率是必要的，但不足以實現(xiàn)HVM。
可以影響良率的主要過程變化之一是邊緣位置誤差（EPE），當光刻膠線圖案的邊緣和側(cè)壁顯示意外的納米級不規(guī)則時，就會發(fā)生這種情況。這些不規(guī)則是隨機的，俗稱線邊粗糙（LER）偽像。LER偽像可能嚴重影響尺寸控制，因為隨著器件尺寸繼續(xù)縮小，隨機LER波動的幅度開始與線圖案容忍度競爭。LER的控制對于推進器件性能和制造良率都至關(guān)重要。LER可以由加工流程中的多種因素引起，包括光刻和蝕刻步驟中的錯誤以及光刻膠化學性質(zhì)的納米級變化。EUVL行業(yè)需要更好地了解LER的原因以及緩解這些問題的新工具。
減少線/空間光刻膠修正誤差的一種策略是通過定向自組裝（DSA），因為它可以修復小于節(jié)距的缺陷。
EUV + DSA的工作原理示例：EUV、DSA和自對準雙重圖案（SADP）在金屬節(jié)距為18納米和21納米時的協(xié)同組合的案例研究。
圍繞EUV光刻膠的關(guān)鍵點是，單元大小的縮小需要新穎的工藝架構(gòu)、新穎的器件材料和積極的互連節(jié)距縮小到12納米。如果芯片良率足夠高，EUVL半導體芯片的成本主要受生產(chǎn)率（吞吐量）限制。良率主要由導致邊緣位置錯誤的隨機過程變化決定。金屬氧化物光刻膠平臺在緊湊節(jié)距下顯示出令人印象深刻的分辨率和缺陷性能，而DSA在光刻膠的系統(tǒng)性和隨機性變化方面起到了根本性的改進作用。
必須對每一種當前的過程變化進行實驗探討，而NIST的計量能力和專業(yè)知識在這些活動中起著關(guān)鍵作用。有關(guān)過程變化的實驗探測的四個主要子部分是：
1）需要評估數(shù)百億特征之間的過程變化，因此需要高吞吐量的實驗方法，可能類似于高諧波發(fā)生（HHG）裝置
2）在光刻膠中對隨機缺陷進行化學定性是一種不可或缺的工具 - 這種分析可以在同步輻射源中完成
3）需要在每個長度尺度上探測過程變化，越來越多地是在三維中。請注意，可以使用原子探針層析成像（APT）技術(shù)來完成這項工作
4）在這些小長度尺度下，表面和界面占主導地位，因此不存在銳利的界面。
對于光刻膠，行業(yè)研究和展望主要有這一系列的需求需要解決。
a）具有更高量子產(chǎn)率和更高對比度的新型光刻膠；
b）光刻膠/底層的特性和缺陷形成的起源；
c）MOx光刻膠中隨機缺陷的化學定性；
d）有機光刻膠的缺陷廢料減輕策略；
e）有機光刻膠的干法開發(fā)技術(shù)。這個需求在EUVL制造從低數(shù)值孔徑（NA）向高數(shù)值孔徑（High-NA）和更高的過程中尤為重要
