高速Serdes的應(yīng)用與市場發(fā)展分析

接口（interface）是模塊間、芯片間以及芯片與外設(shè)進行通信以及數(shù)據(jù)傳輸?shù)谋貍浣Y(jié)構(gòu)。

數(shù)據(jù)量的增長對更快的服務(wù)器接口提出了需求，因為在服務(wù)器內(nèi)部和服務(wù)器之間需要搬運大量數(shù)據(jù)。服務(wù)器內(nèi)的數(shù)據(jù)移動可能是主要的瓶頸，也是延時的根源。

要提高性能，所有內(nèi)部服務(wù)器接口都在進行升級：

• 如DDR5接口速度提高到6400Mbps；

• NVMe SSD正從PCIe3.0轉(zhuǎn)向PCIe5.0，帶寬增加四倍；

• CXL提供了PCIe電接口上運行的緩存一致性接口，并允許多個處理器共享數(shù)據(jù)和內(nèi)存，從而減少系統(tǒng)中需要移動的數(shù)據(jù)量；

• 通過采用PAM4編碼并支持多協(xié)議的56Gbps和112Gbps新型高速Serdes技術(shù)。

Serdes是Serializer/Deserializer的縮寫。它是一種時分多路復(fù)用(TDM)、點對點的通信技術(shù)，即在發(fā)送端多路低速并行信號被轉(zhuǎn)換成高速串行信號，經(jīng)過傳輸媒體(光纜或銅線)，最后在接收端高速串行信號重新轉(zhuǎn)換成低速并行信號。

這種點對點的串行通信技術(shù)充分利用介質(zhì)的信道容量，減少所需的傳輸信道和器件引腳數(shù)目，從而減少了傳輸線之間的干擾，增大了背板傳輸距離，并且大大降低通信成本。同時帶來了諸如減少布線沖突、降低開關(guān)噪聲、更低的功耗和封裝成本等許多好處。

而 Serdes技術(shù)的主要缺點是需要非常精確、超低抖動的元件來提供用于控制高數(shù)據(jù)速率串行信號所需的參考時鐘。

已經(jīng)有許多文章詳細(xì)描述過Serdes變得越來越重要甚至不可或缺的原因，本文主要介紹高速Serdes技術(shù)的應(yīng)用場景與目前面臨的難點。

高速Serdes

高速 Serdes IP及相關(guān)技術(shù)，包括基于DSP的 112G/56GSerdes、PCI-Express（支持 PCI-EGen5/6）、ReTimer、D2D（die-to-die interface）等，被廣泛地應(yīng)用在各種電路與光纖通信技術(shù)中。

可以說，所有的高速器件都是使用Serdes的串行組件連接，轉(zhuǎn)化為最終接收器的數(shù)據(jù)。國際領(lǐng)先的制造商已推出數(shù)據(jù)率56Gbps 及以上的 PAM-4 Serdes，來支持 100Gbps+數(shù)據(jù)率的以太網(wǎng)設(shè)計。由于 Serdes 應(yīng)用廣泛且至關(guān)重要，每個廠商都格外重視。

下圖為在數(shù)據(jù)中心內(nèi)部，高速數(shù)據(jù)傳輸?shù)牡湫蛻?yīng)用場景，包括處理計算（CPU、GPU、FPGA、AI）、網(wǎng)絡(luò)（網(wǎng)卡、Switch、光模塊及線纜）以及存儲：

通常在56Gbit/s以下的應(yīng)用可以采用傳統(tǒng)的NRZ編碼，56Gbit/s以上的應(yīng)用需要考慮采用PAM-4編碼，通過犧牲信號的幅度來換取時序上的寬裕。因此，Serdes架構(gòu)有了很大變化，通常會采用DSP和高速ADC等技術(shù)來處理PAM-4編碼。

一個完整的Serdes系統(tǒng)，包括參考時鐘、PLL、上層協(xié)議、編解碼、發(fā)送端 (TX)、信道（Channel）、接收端(RX)等部分組成，Serdes通常作為phy芯片或者集成在IP核中。

接下來主要介紹高速Serdes IP主要典型應(yīng)用場景：芯片與芯片的互聯(lián)（如在PCIe/CXLPHY中）、以太網(wǎng)互連（如在Ethernet switch PHY）以及芯片與光模塊的互聯(lián)（如在ODSP PHY中）。

下一代外設(shè)、平板電腦、服務(wù)器和其他應(yīng)用都要求以更低的成本和功率獲得更大的帶寬。為了滿足這些需求，像PCIe這樣的通信協(xié)議已經(jīng)大大加快了速度——PCIe 4.0要求信號傳輸速度達到16Gbps；在存儲應(yīng)用中使用緩存一致性接口Compute Express Link (CXL) 可以使多個設(shè)備在共享內(nèi)存時保持緩存一致性，從而提高性能，并減少數(shù)據(jù)移動。

基于PCIe 5.0 的CXL1.1 以32GT/s的速度為緩存、內(nèi)存和I/O設(shè)備提供數(shù)據(jù)傳輸。NVMe存儲設(shè)備紛紛采用PCIe5.0 接口，將 SSD吞吐量提高到每個PCIe通道 4GB/s，比PCIe3.0速度提高了4倍，目前，x86服務(wù)器中一般都應(yīng)用了 PCIe3.0。

目前高速串行鏈路數(shù)據(jù)通信協(xié)議都是基于Serdes：Serdes協(xié)議的主要作用是把數(shù)據(jù)實現(xiàn)串并轉(zhuǎn)換，但是PCIe、CXL等協(xié)議則是完整的協(xié)議，包含物理層、鏈路層等，其中的物理層PHY就是Serdes協(xié)議實現(xiàn)的。

因此，希望具備PCIe/CXL鏈路通信功能的processing芯片（如FPGA想要與CPU進行通信）都與要集成相應(yīng)的Controller和PHY IP模塊，此外也包括PCIe Switch交換芯片、PCIe Retimer芯片。

PHY本身可以分成：PIPE接口+PCS（物理編碼子層）+PMA（Serdes功能），框圖如下。PCIe 6.0的主要變化包括從NRZ編碼轉(zhuǎn)換到PAM-4編碼，以及由此帶來的糾錯影響，大多數(shù)設(shè)計將采用基于新PIPE 6.0規(guī)范的Serdes架構(gòu)PIPE接口。

下圖為一個服務(wù)器的典型框圖，該服務(wù)器分別配備采用 CXL 和 PCIe 的一致性和非一致性 I/O 接口，以及一個大容量 DDR5 內(nèi)存接口：

數(shù)據(jù)增長對網(wǎng)絡(luò)速度提出了更高的要求。許多數(shù)據(jù)中心正在將從服務(wù)器到架頂(ToR)交換機的網(wǎng)絡(luò)接口速度從25GbE提高到100GbE。

支持 400Gbps以太網(wǎng)端口的基礎(chǔ)架構(gòu)交換機可采用56Gx8或112Gx4 Serdes電接口，領(lǐng)先的以太網(wǎng)交換機廠商已經(jīng)在開發(fā)基于112G Serdes的800Gbps交換機，而且隨著數(shù)據(jù)量的持續(xù)增長，未來幾年可能會推出1.6Tbps以太網(wǎng)。

目前國際領(lǐng)先的交換機廠商包括Cisco、Huawei、Arista、Juniper等。

下圖為數(shù)據(jù)包從服務(wù)器中的Rack移動到ToR交換機的移動過程：

其中以太網(wǎng)PHY就由PCS與Serdes組成，下圖為支持 400Gbps以太網(wǎng)端口的基礎(chǔ)架構(gòu)交換機SoC示意圖：

如前所述，ToR 交換機對數(shù)據(jù)幀進行路由后，光模塊則通過實現(xiàn)電氣和光學(xué) PHY 功能將媒介從電轉(zhuǎn)換為光。200G以上的光模塊中，每一個光電模塊都需要一顆單獨的PAM4 DSP電芯片對信號進行整形和恢復(fù)，以保障數(shù)據(jù)傳輸?shù)恼`碼率。

Optical Serdes IP模塊集成在光模塊中的DSP PHY芯片當(dāng)中，目前112G ODSP PHY芯片玩家主要被Broadcom、Inphi（Marvell）兩家壟斷，且受良率的限制產(chǎn)能緊缺。

下圖為Alphawave的集成Driver與Optical Serdes的Serdes IP框圖：

此外，近期引發(fā)話題的Chiplet技術(shù)中也有運用到高速Serdes（通常是基于XSR/USR標(biāo)準(zhǔn)），尤其是在對帶寬要求高的IO die中。

高速Serdes IP的發(fā)展挑戰(zhàn)

Serdes是典型的數(shù)模混合電路，整個Serdes系統(tǒng)需要一個熟練的模擬/混合信號設(shè)計團隊來完成。在速度大于56Gbps時，隨著PAM-4DSP技術(shù)的使用，同樣的28ghz帶寬信道現(xiàn)在可以支持112gbps的數(shù)據(jù)速率，但是PAM4信號對噪聲、反射、非線性和基線漂移更加敏感，接收器設(shè)計要更加復(fù)雜。

難點包括高頻低抖動時鐘的生成（Tx PLL的設(shè)計、各種各樣的jitter對BER的影響）、信號完整性考慮（如Tx的FFE、Rx的CTLE和DFE）、Rx的CDR實現(xiàn)環(huán)路等等；這里面除了模擬電路設(shè)計之外，內(nèi)部還包含了大量數(shù)字實現(xiàn)內(nèi)容：編解碼實現(xiàn)、PRBS生成和檢查、環(huán)回測試、自適應(yīng)算法實現(xiàn)、系統(tǒng)狀態(tài)控制數(shù)字實現(xiàn)等；

往往客戶應(yīng)用前，都會用有spec的test case從不同維度對IP來進行performance評價，如Tx swing、Die loss、 Jitters、Eye diagram、BER等等。從測試特性來看，會包括延時、自適應(yīng)能力、power intent、PVT補償、插損、對時鐘方案支持的多樣性、形狀、面積、功耗等。

上一代Serdes往往都是以傳統(tǒng)模擬方式實現(xiàn)，從16nm開始，在速度大于56Gbps時，收發(fā)器已經(jīng)轉(zhuǎn)向基于ADC/ DSP的策略，其中有很大一部分仍為模擬電路，但還有接近50％的電路是數(shù)字電路。因此，當(dāng)應(yīng)用到更加先進節(jié)點時，面積和功耗會有一定程度的改善。

目前Synopsys的112G Serdes IP是5nm制程，ISSCC2023 Program中關(guān)于Serdes的研究也是有關(guān)在112G的速度上進行功耗優(yōu)化、均衡能力提升等。因此未來Serdes發(fā)展可能有以下趨勢：

（1）當(dāng)工藝進一步走向高端，工藝加持下后續(xù)的架構(gòu)就是TX：DSP+DAC、RX：ADC+DSP，流片成本會進一步增加，因此目前112G Serdes IP的license市場價就高達數(shù)百萬美金。如這些高端工藝下的能效也得到市場印證，那么資本實力雄厚的公司則會獲得更好的市場機會和發(fā)展。

（2）國內(nèi)公司由于可能在設(shè)計技術(shù)和流片上面臨限制，較好的發(fā)展路線包括以下兩種：（i）利用成熟工藝，走低功耗路線；（ii）琢磨新架構(gòu)，找到下游客戶按照需求打磨產(chǎn)品，走不依賴于工藝提升速度的道路。

高速Serdes IP廠商

海外公司包括Synopsys、Cadence、Alphawave、Credo等。

其中值得一提的是，Alphawave 是由一群Serdes專家團隊于2017年創(chuàng)建，其深耕Serdes相關(guān)IP細(xì)分領(lǐng)域，并戰(zhàn)略布局Chiplet方向。公司于2021年在倫敦交易所上市，并已開發(fā)出基于DSP的PAM-4 112G Serdes IP；公司在2022年創(chuàng)造了1.75億美金收入，同比增長94%。

國內(nèi)獨立Serdes IP公司現(xiàn)在競爭格局還未穩(wěn)定，初創(chuàng)企業(yè)不斷涌現(xiàn)，由于數(shù)據(jù)中心應(yīng)用的Serdes IP相關(guān)技術(shù)規(guī)模不大，多數(shù)IP公司也會拓寬DDR、USB、MIPI等接口IP產(chǎn)品線。

其中，布局高速Serdes相關(guān)IP的獨立廠商情況有晟聯(lián)科eTopus、芯潮流Wisewave、集益威（鈁鋮）Joywell、芯原股份Verisilicon、合見工軟Univista、芯耀輝Akrostar等。其中：

• 晟聯(lián)科為硅谷華人團隊背景回國，自研112G Serdes / PCIe 6.0 PHY 相關(guān)IP已回片并power on

• 合見工軟目前已推出56G/112G Serdes Controller IP

• 芯潮流為Alphawave在中國的合資公司，以支持 Alphawave 高速Serdes IP在中國的銷售和定制業(yè)務(wù)

• 集益微為華人團隊，目前56G Serdes IP已在國內(nèi)量產(chǎn)，112G Serdes IP也已流片

國內(nèi)廠商產(chǎn)品的穩(wěn)定性以及品類和國際領(lǐng)先廠商相比仍存在一定差距，但國內(nèi)下游芯片以及EDA廠商正處于蓬勃發(fā)展階段，若能激流勇進，抓住導(dǎo)入窗口并與下游客戶共同迭代、打磨產(chǎn)品，尚有機會攻克難關(guān)、縮短與世界領(lǐng)先 Serdes廠商的設(shè)計代差，在國內(nèi)市場擁有一席之地。

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參考文章：

1.Synopsys，《借助 IP 滿足中國不斷演變的云呼叫中心技術(shù)需求》白皮書

2.Cadence，《Don’t Mess with Serdes!》

3.Cadence，《224G Serial Links are Next》

4.World of FPGA，《Serdes的好處在哪里（下）》

5.高速射頻百花潭，《超詳細(xì)：Serdes知識詳解》

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