業界首個完整的40G UCIe IP全面解決方案,包括控制器、物理層和驗證 IP，可實現異構和同構芯片之間的快速連接
新思科技40G UCIe PHY IP能夠在同樣的芯片尺寸和能效基礎上，提供比UCIe規范高25%的帶寬
集成了信號完整性監控器和可測試性功能從而提高多芯片系統封裝的可靠性，并可在整個芯片生命周期內進行現場監控
新思科技40G UCIe IP基于經過硅驗證的架構，能夠在多種先進代工工藝中實現成功的互操作性
新思科技今日宣布，推出業界首個完整的UCIe IP全面解決方案，每引腳運行速度高達40 Gbps，以滿足全球速度領先的人工智能數據中心對計算性能日益增長的要求。UCIe互連是裸片到裸片連接的行業標準，對于多裸片封裝中的高帶寬、低延遲裸片到裸片連接至關重要，助力當下人工智能數據中心系統中的更多數據在異構和同構裸片或芯片組之間高效傳輸。
新思科技40G UCIe IP支持有機基板和高密度先進封裝技術，使開發者能夠靈活地探索適合其需求的封裝選項。新思科技40G UCIe IP的完整解決方案包括了物理層、控制器和驗證IP，是新思科技全面、可擴展的多芯片系統設計解決方案的關鍵組成部分，可實現從早期架構探索到制造的快速異構集成。
新思科技發布業界首個完整的40G UCIe IP解決方案，彰顯了新思科技對推動半導體創新領域的持續投入。新思科技對于UCIe聯盟積極貢獻，有助于新思科技提供強大的UCIe解決方案，幫助新思科技的客戶成功開發并優化面向性能人工智能計算系統的多芯片系統設計。
Michael Posner
新思科技 IP產品管理副總裁
新思科技全新40G UCIe IP解決方案的領先性能包括
更簡化的解決方案可簡化IP集成：單參考時鐘功能簡化了時鐘架構并優化了功耗。為便于使用和集成，該IP加快了裸片到裸片鏈路的初始化，無需加載固件。
芯片健康監測增強了多芯片系統封裝的可靠性：為了確保芯片、裸片到裸片以及多芯片系統封裝層面的可靠性，新思科技40G UCIe IP提供了測試和芯片生命周期管理（SLM）功能。此外，監控、測試和修復IP以及集成信號完整性監控器可實現從設計到現場的多芯片系統封裝診斷和分析。
成功的生態系統互操作性：針對當前全新CPU 和GPU的片上互連需求，新思科技40G UCIe IP 支持業界廣泛的芯片上互連結構，包括 AXI、CHI芯片到芯片、streaming、PCI Express和 CXL。為了實現成功的互操作性，該IP符合 UCIe1.1和2.0標準，新思科技作為UCIe聯盟的積極成員，協助推動開發和推廣以上標準。
預驗證的設計參考流程：新思科技UCIe IP與新思科技的3DIC Compiler（一個統一的從探索到簽收平臺）的組合可用于新思科技的預驗證設計參考流程，該流程包括所有必要的設計輔助工具，如自動布線流程、內插研究和信號完整性分析。
適用于多芯片系統設計的廣泛IP解決方案：除了UCIe IP和高速SerDes，新思科技還提供HBM3和3DIO IP，以實現大容量存儲器和3D封裝。
上市時間和可用資源
新思科技40G UCIe IP將于2024年底推出，適用于多種晶圓代工廠及其工藝。掃描下方二維碼了解更多關于 UCIe IP產品的更多信息。
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