中山大學(xué)微電子學(xué)院官眾副教授帶領(lǐng)的EDA算法研究團(tuán)隊(duì)，聯(lián)合澳門大學(xué)、珠海芯聚科技有限公司(Chipoly)，在ArXiv平臺(tái)接連發(fā)布了《Fusing Global and Local: Transformer-CNN Synergy for Next-Gen Current Estimation》(https://arxiv.org/pdf/2504.07996與《S-Crescendo: A Nested Transformer Weaving Framework for Scalable Nonlinear System in S-Domain Representation》(https://arxiv.org/pdf/2505.11843) 等研究論文。
該研究工作首次將Transformer架構(gòu)成功應(yīng)用于數(shù)字電路后端簽核(Signoff)領(lǐng)域，通過(guò)創(chuàng)新算法設(shè)計(jì)，實(shí)現(xiàn)了數(shù)字電路信號(hào)線RC波形仿真，在保持SPICE級(jí)精度的同時(shí)，將效率提升數(shù)十倍，攻克了高精度與高效率難以兼得的技術(shù)難題。
官眾副教授指出，該研究工作的重要意義在于：將傳統(tǒng)簽核EDA軟件中的計(jì)算仿真問(wèn)題轉(zhuǎn)換成了學(xué)習(xí)回歸問(wèn)題，快速精準(zhǔn)預(yù)測(cè)信號(hào)線的RC電流響應(yīng)，為數(shù)字電路后端三大簽核（時(shí)序、功耗、可靠性）提供了共用的核心參數(shù)（即標(biāo)準(zhǔn)單元信號(hào)線路徑電學(xué)仿真結(jié)果），也為未來(lái)統(tǒng)一后端三大電學(xué)簽核引擎奠定了理論基礎(chǔ)。
后摩爾時(shí)代的簽核面臨嚴(yán)峻挑戰(zhàn)：
在后摩爾時(shí)代，半導(dǎo)體工藝已經(jīng)出現(xiàn)了兩條清晰的發(fā)展路線：一方面晶圓制造廠商繼續(xù)向物理極限縮小晶體管尺寸，以達(dá)到單晶片性能的增加和功耗的減少，而這會(huì)導(dǎo)致芯片上晶體管密度和功耗密度的上升，而且每一層金屬導(dǎo)線也會(huì)變得更細(xì)，更密集；另一方面是通過(guò)采用先進(jìn)封裝技術(shù)來(lái)實(shí)現(xiàn)芯片性能和集成度提升的陣營(yíng)，比如2.5D/3D/Chiplet封裝，不同種類的晶片堆疊在一起，雖然單晶片設(shè)計(jì)已經(jīng)比較成熟，但將很多異構(gòu)晶片堆疊封裝在一起會(huì)帶來(lái)很多新問(wèn)題，例如芯片過(guò)熱的問(wèn)題。這些新技術(shù)的出現(xiàn)使得確保芯片設(shè)計(jì)有效的簽核工具面臨嚴(yán)峻挑戰(zhàn)：
1、效率瓶頸：精準(zhǔn)的SPICE仿真依賴牛頓迭代法求解非線性方程，效率低下，已淡出數(shù)字后端簽核。
2、精度局限：7nm以下工藝，主流商業(yè)工具（如新思PrimeTime、RedHawk）采用CCS和RC等效模型，功耗和可靠性指標(biāo)（平均電流、均方根電流、峰值電流）計(jì)算誤差可高達(dá)15%[1]。
3、流程割裂：時(shí)序、功耗、壓降及電遷移等簽核環(huán)節(jié)相互獨(dú)立，無(wú)法考慮耦合效應(yīng)，增加設(shè)計(jì)迭代成本。
官眾團(tuán)隊(duì)提出的創(chuàng)新解決方案：
中山大學(xué)官眾團(tuán)隊(duì)聚焦EDA底層算法創(chuàng)新，此次突破針對(duì)數(shù)字電路特性重新設(shè)計(jì)了算法架構(gòu)，而非簡(jiǎn)單移植AI模型。
1. 電路建模革新：以標(biāo)準(zhǔn)單元(standard cell)為基本單元，將RC電路網(wǎng)表和傳遞函數(shù)轉(zhuǎn)化為矩陣形式的token序列，構(gòu)建Transformer可識(shí)別的電路拓?fù)浔磉_(dá)。
2. 回歸算法替代：摒棄傳統(tǒng)微分方程迭代求解，通過(guò)深度學(xué)習(xí)直接預(yù)測(cè)電流波形、信號(hào)延時(shí)等關(guān)鍵指標(biāo)，效率較SPICE提升10-20倍以上。
3. 高維泛化推廣：少量低維矩陣訓(xùn)練即可覆蓋海量高維電路場(chǎng)景，單工藝節(jié)點(diǎn)內(nèi)預(yù)測(cè)誤差穩(wěn)定在0.5%以內(nèi)。
該項(xiàng)成果的顯著優(yōu)勢(shì)與核心競(jìng)爭(zhēng)力：
1、精度高：波形預(yù)測(cè)與SPICE結(jié)果重合度達(dá)99.9%，延時(shí)計(jì)算誤差<0.5%。
2、速度快：典型14nm工藝電路全路徑時(shí)序及功耗仿真耗時(shí)從數(shù)小時(shí)縮短至幾分鐘，有望將千億級(jí)晶體管芯片的后端簽核周期從數(shù)月壓縮至數(shù)周。
3、泛用性強(qiáng)：單次訓(xùn)練模型可支持工藝節(jié)點(diǎn)內(nèi)不同設(shè)計(jì)版圖，取代傳統(tǒng)的K庫(kù)-lib-RC抽取-PT冗長(zhǎng)流程。
4、拓展性好：可為Chiplet、3D等先進(jìn)封裝技術(shù)提供仿真支持。
加速推進(jìn)EDA工具鏈的國(guó)產(chǎn)替代：
官眾博士表示，該成果有望加速國(guó)產(chǎn)EDA工具鏈替代進(jìn)程，突破海外技術(shù)壁壘。他強(qiáng)調(diào)國(guó)產(chǎn)EDA簽核工具的瓶頸已從與Foundry的合作迭代轉(zhuǎn)變成了AI模型的嵌入應(yīng)用，并指出“國(guó)產(chǎn)簽核工具完成替代之時(shí)，就是國(guó)產(chǎn)芯片產(chǎn)業(yè)鏈崛起之時(shí)”。
目前，已有多家芯片設(shè)計(jì)公司正與中山大學(xué)及芯聚科技開展合作對(duì)接。這項(xiàng)來(lái)自中國(guó)高校與企業(yè)的原創(chuàng)性成果，正通過(guò)“產(chǎn)學(xué)研”（中山大學(xué)微電子學(xué)院官眾副教授帶領(lǐng)的EDA算法研究團(tuán)隊(duì)、澳門大學(xué)、珠海芯聚科技有限公司）的深度合作，為全球半導(dǎo)體行業(yè)提供新的技術(shù)選擇，期許改寫行業(yè)規(guī)則與格局。
Reference
[1]. Zhoujie Wu et al., “A Dynamic Capacitance Matching (DCM)-Based Current Response Algorithm for Signal Line RC Network”IEEE Transactions on Circuits and Systems I: Regular Papers, Volume: 71, Issue: 12, December 2024, Page(s): 5804 - 5813, DOI: 10.1109/TCSI.2024.3463708
