模擬芯視界 | 在高速轉換器的奈奎斯特孔附近進行采樣

頻率規劃是任何基于頻率的應用中至關重要的部分。確保目標頻率在頻帶范圍內且有效，并避免降低到會損失偽波動態范圍的程度，這應成為任何頻率開發策略的一部分。在本文中，我們將介紹適用于超級奈奎斯特采樣的高速模數轉換器 (ADC) 奈奎斯特規則。我們還將介紹如何使用抽取來協助頻率規劃，以及如何在設計和開發階段設置保護頻帶，防止落入“頻率空洞”。

超級奈奎斯特采樣、中頻 (IF) 采樣和二次采樣在許多基于頻率的應用中很常見，這些應用采用軟件定義無線電 (SDR) 或類似雷達的接收器架構（請參閱圖 1）。

圖 1：奈奎斯特采樣與基帶采樣的關系示例（第一奈奎斯特）

在基帶之外規劃頻率主要有兩個原因（第一奈奎斯特）。第一個原因是獲得抗混疊濾波器設計 (AAF) 上的松弛限制（請參閱圖 2）。最初，與更高奈奎斯特區域的濾波器設計相比，在設計基帶濾波器時，一般濾波器滾降需要更陡。更陡的濾波器滾降會導致濾波器更復雜，從而使無源元件變得繁瑣。它的物理原理很簡單；您無法購買 0201 尺寸的 100μH 指示器。因此，當使用更高的奈奎斯特區域和可能更高的采樣率時，對阻帶區域滾降的權衡和要求會更加寬松，從而導致元件更少且元件尺寸更小。

使用高頻率二次采樣技術的第二個原因是在 ADC 前面放寬射頻 (RF) 接收器信號鏈。假設 ADC 可以支持第一奈奎斯特區域之外的帶寬要求（幾乎總是如此），放寬接收器信號鏈可以消除射頻信號鏈中的一個甚至兩個混合級，從而使元件更少、噪聲更少和復雜性更低。

圖 2：動態范圍與 AAF 阻帶衰減之間的關系

例如，圖 3 展示了德州儀器 (TI) ADC3669 相對于 500MSPS 采樣頻率 (FS) 對 800MHz 的中頻進行采樣。本質上，信號位于第四奈奎斯特區域。目標頻率的圖像或混疊會反射回第一奈奎斯特區域，顯示為 200MHz 信號。大多數快速傅里葉變換 (FFT) 分析器（例如高速數據轉換器專業版）只繪制第一奈奎斯特區域的 FFT 或 0Fs 到 0.5Fs。因此，如果目標頻率高于 0.5Fs，圖像會向下反射到第一個奈奎斯特區域或基帶。如果偽波音調也在目標頻帶內，這可能會使事情變得更復雜。

那么，高于 0.5Fs 且仍然符合奈奎斯特標準的 ADC 采樣如何呢？奈奎斯特規則規定信號的采樣率必須等于或大于其帶寬的兩倍，以便保留信號的所有信息（請參閱方程式 1）：

方程式 1

其中 Fs 是采樣頻率，FBW 是最大目標頻率。

圖 3：ADC3669 示例，其中 Fs = 500MSPS，中頻 = 800MHz

保持奈奎斯特規則為正確的關鍵是目標頻率的位置。只要信號不重疊并保持在單個奈奎斯特區域內，奈奎斯特標準仍然正確。唯一改變的是第一奈奎斯特區域的位置到更高的區域。中頻采樣因為這些權衡正變得非常流行。

早期形式的高速信號鏈系列包括用于每單通道消耗瓦特功率的 ADC，以及用于捕捉、過濾并將所有轉換器數據處理為某種有用格式的 FPGA（現場可編程門陣列）。大多數設計人員會使用一種稱為 過程增益 的方法。這種方法不僅通過消除不必要的偽波和噪聲來幫助進行頻率規劃，而且能夠通過限制奈奎斯特區域內處理的帶寬來“增加”信噪比 (SNR) 方面的動態范圍。將過程增益校正因子添加到標準 SNR 公式可得到方程式 2：

方程式 2

其中，N 是 ADC 位數，Fs 是 ADC 采樣率，BW 是奈奎斯特區域內的相關帶寬。

由于將更小的過程節點部署到 ADC 和數模轉換器技術中，現在許多標準 FPGA 數字特性都駐留在 ADC 中。一些示例包括數字降壓轉換器 (DDC)、數控振蕩器 (NCO) 和跳頻。這些特性可顯著幫助減輕 FPGA 處理的負載，從而可以在其他地方使用其內部資源。

在使用 ADC 設計系統時，適當的頻率規劃是一個重要步驟。頻率規劃可確保高效利用 ADC 的動態范圍，并最大限度地減少不必要的偽波信號，這對于如 SDR 系統或高密度射頻信號鏈等高性能應用至關重要。

頻率規劃的一個重要方面是優化 ADC 的動態范圍。模擬域中的每個額外信號都會占用 ADC 的可用輸入信號功率預算，從而降低整體動態范圍能力。適當的頻率規劃可以確保 ADC 充分發揮其功能，方法是策略性地放置輸入頻率以盡可能擴大可用的動態范圍。該方法需考慮不必要的偽波和諧波在采樣帶中出現的位置，確保目標信號與偽波元件之間沒有重疊。

另一個關鍵方面是管理由 ADC 生成的固有偽波信號，例如諧波和交錯偽影。當這些偽波成分保持在預期頻帶之外時，頻率規劃即為成功，尤其是在數據采樣后未采用數字濾波的系統中。頻率規劃還有助于更大限度地減小與時鐘相關的偽波的影響，例如來自缺乏通道隔離的時鐘器件的偽波。這些偽波在使用高密度時鐘分配解決方案的大型元件系統中尤其成問題。

在包含交錯 ADC 的系統中，還需要考慮交錯偽波管理，在該系統中，多個 ADC 內核以正交方式對公共輸入信號進行采樣，從而將采樣率和奈奎斯特區域有效地加倍。但是，這種交錯會在 Fs/2-Fin 處引入偽波音調。此外，在使用更高交錯因子的系統中，這一相同的 Fs/2-Fin 偽波會被“新”的 Fs/2-Fin 再次調制。這會導致新 Fin 由交錯 Fs/2-Fin 偽波組成，這意味著引入的偽波計數遠高于單個交錯因子。頻率規劃使您能夠通過利用模擬濾波或（首選）數字抽取濾波器來緩解這些偽波，從而不必設計復雜的模擬信號鏈即可顯著衰減偽波。雖然這種方法會降低所選區域的瞬時帶寬，但它確保了更好的動態范圍和更清晰的信號性能。

盡管有優勢，但可能存在不合理的頻率計劃，這會導致 ADC 性能下降的問題。一個常見的挑戰是奈奎斯特區域重疊。規劃不當的輸入信號可能會落入奈奎斯特區域的邊界，從而產生混疊效應，進而降低系統性能。為防止這種情況發生，必須在適當的頻帶內分配信號，以在考慮的奈奎斯特區域內保持頻譜完整性。

時鐘偽波污染是另一個常見問題，尤其是在使用低質量時鐘器件或時鐘分配欠佳的系統中。這些調制到 ADC 頻譜的偽波信號可以通過提供已知的偏移偽波來嚴重影響敏感應用。精心設計時鐘基礎設施（包括使用更高質量的時鐘解決方案）有助于減輕這些影響。另一種可能的方法是在該偏移頻率下使用高位頻帶抑制濾波器對數據進行數字濾波，盡管如果實施不當，任何有用的信號都將隨偽波一起被刪除。

要克服的另一個挑戰是改正嚴格調制的三階互調失真偽波。這些偽波幾乎總是落在通帶內，并且通常是限制無偽波動態范圍的偽波。如果抽取因子非常高，則這些音調可能會處于衰減頻帶內。但是，對于大多數多音系統來說，這不太可能，因為多音系統本身需要比單音系統更大的瞬時帶寬，因此無法集成這樣的大型抽取濾波器。

最后，您必須在帶寬和動態范圍之間進行權衡。雖然抽取可以抑制偽波元件和諧波，但代價是瞬時帶寬會降低。對于實現針對特定應用要求的出色性能而言，平衡這些權衡至關重要。

有效的頻率規劃具有多種優勢，可增強接收器系統設計。一個優勢是改進了偽波抑制。數字抽取濾波器可以有效地衰減偽波，通常可實現約 -85dBFS 的抑制水平，從而帶來更清晰的信號性能，并更好地利用預期信號的 ADC 動態范圍，而非帶外偽波噪聲。

另一個優勢是降低了 ADC 的數據吞吐量。通過抽取來降低 ADC 的輸出數據速率，您可以將 ADC 與速度更低、尺寸更小、更具有成本效益的 FPGA 連接。這種傳輸數據的減少不僅簡化了硬件要求，還使系統能夠在雙頻帶或四頻帶中運行，從而同時對多個射頻頻帶進行采樣。

在 ADC 上使用抽取的另一個顯著優勢是，系統能夠單獨在軟件中完全重新配置。您可以規劃 ADC 和 FPGA 之間的硬件接口以支持系統的預期最大數據速率，從而能夠以較低的數據速率或更窄的帶寬運行許多其他系統。軟件可重新配置的系統對于需要在多種場景中部署的應用特別有用。

資源節省也是有效頻率規劃的一個顯著成果。由于需要更少的輸出通道（無論是高速串行數據通道還是低電壓差分信號對），您可以節省 ADC 和 FPGA 上的寶貴引腳，從而提高利用率。這在印刷電路板面積和功率受限的高通道系統中尤其重要。

考慮交錯 ADC 以 Fs 采樣一個常規射頻輸入信號。交錯過程會在 Fs/2-Fin 處引入偽波，可能會干擾預期信號。通過應用 2 倍抽取濾波器（如圖 4 所示），可以將此偽波衰減到抽取濾波器的抑制限值范圍內。此外，抽取過程可降低 ADC 的輸出數據速率，從而實現具有成本效益的 FPGA 連接并簡化下游處理。此外，由于 SNR 中的 N（即噪聲）減半，而 S（即信號）保持不變，寬帶噪聲的降低會帶來約 3dB 的過程增益。

圖 4：500MSPS 且 70MHz FIN（抽取因子為 2）條件下理論數據的抽取濾波器響應

在 ADC 上使用抽取可簡化頻率規劃過程，因為降低采樣率可有效地縮小目標帶寬。將抽取視為有選擇地集中在頻譜的較窄部分。通過專注于較窄的頻帶，更多不需要的諧波或偽波最終會落在目標通帶之外，進而被濾除。以下示例使用 ADC3669 來演示在進行頻率規劃時抽取產生的差異。圖 5 顯示了一個傳統的頻譜采集，此時 ADC 未使用大小為 16384 點的 FFT 執行抽取。您可以看到，不需要的諧波在頻帶內，對性能產生了負面影響。

圖 5：ADC3669 在 500MSPS 且接近 70MHz FIN（無抽取）時采集的實際頻譜。

這些諧波可能是 ADC 或一些外部模擬頻率造成的附加噪聲。圖 6 顯示了 ADC 處于實時抽取模式（抽取因子為 2）時的示例。您可以看到不需要的諧波偽波現在會出現在頻帶外并通過抽取濾波器濾除。請注意，由于過程增益而額外提高了 +3dB。

圖 6：ADC3669 在 500MSPS 且接近 70MHz FIN（抽取因子為 2）時采集的實際頻譜

此外，FFT 的分辨率帶寬實際上也減小了 2 倍，因為我們為 FFT 計算保持相同的點數。這有助于將模擬頻率解析為更密集的頻段。到目前為止，我們只討論了實數抽取，它僅對數據進行濾波，不涉及頻率移位。如果您的目標信號在您每次抽取時降至 Fs/4 以下，則實數抽取非常有用。但是，如果您想抽取超出此范圍的信號，該怎么辦？目標信號通常不以零頻率（基帶）為中心，而是以某個中頻為中心。這時就需要使用復數抽取。具有較新數字特性（例如 ADC3669）的 ADC 在復數 DDC 級中包含 NCO 混頻器。將目標信號與 NCO 頻率混合會在抽取之前將信號移動到基帶，使您能夠利用在器件帶寬內任何位置抽取信號的優勢。

圖 7 顯示了 ADC3669 在復數抽取模式（抽取因子為 64）下的采集結果，當使用 8192 點計算 FFT 時，產生的有效采樣帶寬為 7.8125MHz。輸入頻率為 70MHz，而 NCO 頻率為 71MHz。當信號與 NCO 頻率混合時，信號會移位至基帶，從而產生約 -1MHz 的音調。

圖 7：ADC3669 在 500MSPS 且抽取因子為 64 時采集的復合頻譜（FIN=70MHz，Fnco=71MHz）

ADC3669 可采集抽取因子高達 32768 的窄帶，這對于具有高密度射頻頻帶或緊湊通道間距的應用非常有用。通過如此高的因子抽取可以放大您的目標信號，濾除幾乎所有其他內容。現代 ADC（例如 ADC3669）提供的抽取因子范圍使頻率規劃具有更高的靈活性，因為可用更輕松地濾除不需要的偽波。圖 8 顯示了一個抽取因子為 16384 的采集，使用 8192 個 FFT 點計算，分辨率帶寬為 3.726Hz。即使偽波在基頻的幾千赫茲以內，您也可以輕松地以高抽取率將其濾除。

圖 8：ADC3669 在 500MSPS 且抽取因子為 16384 時采集的復合頻譜（FIN=70MHz，Fnco=69.996MHz）

由于 NCO 頻率比輸入信號低 4kHz，因此降頻轉換信號出現在正頻率偏移處。在此抽取模式下以 500MSPS 運行時，此 ADC 可以在 30.517kHz 范圍內以可編程 NCO 頻率對信號進行采樣。

頻率規劃是基于 ADC 的系統設計的重要方面，解決了偽波管理、動態范圍優化和 AAF 設計以及高效數據處理等挑戰。通過預先實施周密的頻率規劃，您可以避免奈奎斯特區域重疊和時鐘偽波污染等常見缺陷，同時受益于改進的偽波抑制和動態范圍、ADC 數字接口或數據速率降低，以及 FPGA 資源節約等優勢。通過仔細權衡這些利弊和利用 ADC 抽取等特性，可以為一系列應用實現高性能、軟件可重新配置的接收器系統，同時避免出現下一個采樣空洞。