----追光逐電 光引未來----
人工智能硬件的首次演進專注于使用先進的高密度封裝 (HI) 來集成來自不同晶圓節點的芯片，尤其適用于邏輯和內存的集成。ASE 提供定制的高密度封裝解決方案，以滿足人工智能和高性能計算 (HPC) 應用對更高帶寬和更快數據傳輸速率日益增長的需求。我們提供的產品包括 2.5D 和 3D IC、扇出型基板上芯片 ( FOCoS ) 以及 FOCoS-Bridge。
我們的高密度封裝解決方案可以實現更高的 I/O 密度，并顯著縮短 AI 芯片之間的互連距離，通常只需約 10 個芯片即可。這可以實現更緊湊的設計，系統尺寸可縮小高達 70%，同時整體計算性能可提升高達 10 倍。從長遠來看，我們相信理想的封裝解決方案是將全尺寸晶圓用作單一封裝器件。
要達到每秒百億億次（ExaFLOPS）的計算能力，至少需要1000個AI芯片，并通過先進的高密度RDL技術進行互連。未來將出現包含數百萬個芯片的AI集群，用于復雜的AI訓練模型，這將需要一種更高效的系統級連接方法。
與電互連相比，光互連的傳輸損耗顯著降低，這使得光子集成成為未來人工智能系統發展中極具前景的解決方案。業界正在見證各種國際項目，例如歐洲的 photonixFAB、美國的 DARPA 計劃以及日本的 IOWN 全球論壇，這些項目旨在擴展 I/O 功能，同時提升帶寬并降低功耗。這些項目都專注于一種類似的方法，即共封裝光學器件 (CPO)。
CPO 正在成為未來 AI 硬件的賦能技術，主要用于 AI 集群中的服務器互連。在典型的 CPO 網絡配置中，交換機 ASIC 位于中心位置，周圍環繞著多個光子引擎（也稱為光學引擎或 OE）。
CPO 組裝涉及各種元件，包括激光器、光學元件、光纖陣列單元 (FAU) 以及具有不同晶圓節點的硅集成電路 (IC)：光子集成電路 (PIC)、電子集成電路 (EIC) 和存儲器 IC。一些客戶需要專門的 CMOS 后晶圓工藝，例如深反應離子刻蝕 (DRIE) 腔體形成、金錫鍵合、氫氧化鉀 V 型槽或扇出型 RDL 工藝。
最終，所有上述元件都集成在單個封裝基板上，然后進行最終測試。這將導致高度復雜的組裝流程，如下圖所示。關鍵工藝——EIC/PIC 3D集成和光纖組裝——將在后面詳細討論。
對于 EIC 和 PIC 的集成，晶圓上芯片 3D 堆疊是最小化兩者之間互連距離的有效方法。這種方法不僅具有尺寸更小的優勢，還能顯著提高帶寬密度和能效。兩種主要方法有助于實現垂直互連：硅通孔 (TSV) 和扇出型堆疊封裝 ( FOPOP ) 配置中的高銅柱。
在此配置中，PIC 位于 EIC 頂部。然而，在 EIC 中創建 TSV 可能頗具挑戰性，因為這通常需要在先進的晶圓節點上制造。為了克服這個問題，我們采用了晶圓級扇出工藝，形成高銅柱，以實現與頂部 PIC 的垂直互連。由此產生的光子 FOPOP 在光耦合方面表現出色，因為 PIC 的懸垂部分允許進行光邊緣耦合。
或者，PIC 可以位于底部，利用其內部形成的 TSV 與頂部 EIC 進行垂直互連。FAU 組裝解決方案以及 PIC 翹曲控制對于這種光子非模塑 2.5D 結構至關重要。該設計具有更好的散熱性能，并且由于更好的電源完整性和信號完整性，可以實現更高的傳輸數據速率，例如每通道超過 200G。
最終，光子非模具 2.5D 結構提供了卓越的解決方案，使得帶有 TSV 的 PIC 成為硅光子學不可或缺的一部分。
對于光纖到 PIC 集成，有幾個關鍵考慮因素：主動對準、被動對準、邊緣耦合和光柵耦合。
為了實現更佳的光學性能——最大限度地降低光損耗和波長靈敏度——我們認為，采用透鏡主動對準的邊緣耦合是最佳選擇。然而，考慮到晶圓級光學可測試性的需求，晶圓級解決方案（例如采用被動對準的晶圓上芯片鏡耦合器）可能更適合大批量生產。
因此，業界正轉向晶圓級組裝，在大批量CPO制造中利用垂直耦合器進行光學和FAU組裝。這些耦合器可以擴大激光光束尺寸，提供更大的耦合容差。這種方法可以進行晶圓級測試，支持可拆卸的FAU，并且對波長變化的敏感度較低，最終支持密集波分復用 (DWDM) 系統。
在我們應對錯綜復雜的AI硬件開發格局時，在系統集成商、設計公司、代工廠和OSAT（外包半導體封裝和測試）供應商之間建立協同生態系統至關重要。成功的關鍵在于清晰地定義規范，并開發能夠簡化整個供應鏈的、已知良好的光學引擎 (OE) 解決方案。AI硬件的未來充滿希望，激動人心的進步即將到來。通過優先考慮性能、能效和創新的封裝解決方案，我們可以充分釋放AI技術的潛力，為更智能、更高效的世界鋪平道路。
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