三星電子正加速下一代半導體的發展，將垂直堆疊技術應用于邏輯半導體（系統半導體）領域。
三星電子于6月17日宣布，其半導體研發中心的研究人員首次在全球范圍內實現了柵極間距為42nm的三維（3D）堆疊晶體管結構。該研究成果近期在日本京都舉行的“2026 VLSI研討會”上榮獲最佳論文獎。
這項研究意義重大，因為它將最初應用于存儲半導體的垂直堆疊概念擴展到了邏輯半導體領域。在NAND閃存方面，三星電子通過V-NAND突破了存儲容量的限制；而在DRAM方面，三星電子憑借HBM技術引領著人工智能（AI）時代的核心內存市場。
三星電子半導體研發中心Kwon Wook-hyun表示：“回顧眾多資深研究人員的發展歷程，我們通過垂直堆疊結構突破了面積限制。NAND閃存中的V-NAND和DRAM中的HBM就是典型代表，這一發展趨勢自然而然地延續到了邏輯半導體領域。”
現有的邏輯半導體通過將晶體管并排放置在平面上來提高集成度。然而，隨著器件間距的縮小，難以避免電磁干擾，小型化程度也隨之降低。因此，業界正致力于開發通過上下堆疊半導體來提升性能的下一代結構。
三星電子半導體研發中心的首席技術官Jung Young-chae解釋說：“隨著晶體管間距的縮小，絕緣層會變薄，當絕緣層厚度低于一定值時，絕緣效果就會消失。”他補充道：“如果將器件垂直放置，水平方向的限制就會消失。這就像一片原本遍布獨棟住宅的區域逐漸演變成多層混合用途建筑一樣。”
通過這項技術，三星電子研究團隊實現了42nm的柵極間距（晶體管間距），比目前業界最小的48nm還要窄。此外，他們還采用了一種直接連接上下晶體管的新結構，進一步提高了集成度。
Kwon Wook-hyun解釋說：“42nm是目前業界實現的最小晶體管尺寸，我們還首次實現了直接連接上下晶體管的結構。”
三星電子研究人員預計，這項技術未來將有助于提升人工智能和高性能計算領域半導體的競爭力。
三星電子半導體研發中心首席研究員Hwang Dong-hoon,表示：“通過采用垂直堆疊結構，可以在相同面積內放置更多晶體管。這種結構非常適合實現人工智能時代客戶對更小面積、更低功耗和更高性能的需求。”
