國際半導體標準組織JEDEC日前正式批準新一代高帶寬內存標準SPHBM4，編號JESD330-4。
該標準的核心思路是繼續采用HBM4級別的DRAM裸片堆疊，但配以標準封裝形態和一條更快的窄位寬512-bit接口。目標直指AI算力芯片中最燒錢的一環，即HBM居高不下的封裝成本。
傳統HBM4接口擁有2048個數據信號引腳，而SPHBM4將其大幅削減至512個，減少幅度達75%。
為彌補引腳減少帶來的帶寬損失，新標準將信號傳輸速率提升四倍，每引腳速率從約11Gbps提高到約44Gbps。
SPHBM4最大的變革在于封裝方式。傳統HBM4必須通過昂貴的硅中介層與計算芯片連接，并依賴臺積電CoWoS等先進封裝工藝。
而SPHBM4可以直接安裝在成本更低的標準有機基板上，徹底擺脫對硅中介層和先進封裝產能的依賴。
SPHBM4規范支持的傳輸速率范圍約在22.4GT/s至46.0GT/s之間。在46GT/s接口下，理論峰值帶寬約2.944TB/s。
容量方面可選用4至16層DRAM堆疊，單片密度24Gb或32Gb，最大配置可達64GB單堆棧。
值得一提的是，SPHBM4對國內本土AI芯片產業具有特殊意義。傳統HBM路線依賴的CoWoS級先進封裝產能和硅中介層技術，在國內供應鏈中仍是稀缺資源。
SPHBM4用標準有機基板替代昂貴的硅中介層，大幅降低了封裝門檻。標準披露后，國內半導體廠商表現出極高興趣，這種介于標準DRAM和頂級HBM之間的技術恰好符合廠商的需求。
需要注意的是，SPHBM4不是來取代HBM4的，而是在先進封裝產能與成本雙重承壓下給行業多一個選擇。
SPHBM4這類新型存儲方案誕生的底層誘因，正是先進封裝產能緊缺引發的存儲產業供需失衡，該技術路線落地也成為市場結構性變革的直觀體現，頭部機構同步針對全品類存儲市場開展系統性研判。
IDC發布最新報告指出，DRAM與NAND Flash市場正面臨深層結構性轉變。
受技術制程排擠與長約綁定影響，整體緊缺預計一路延續至2027年第四季。2028與2029年才是新廠產能開出的真正轉折點。
自2026年起，全球記憶體需求重心已全面從PC和智能手機等消費應用轉移至服務器、HBM及企業級SSD等AI基礎設施。
2026年因材料成本攀升，傳統消費級產品增長嚴重受壓。PC與智能手機今年出貨量預計分別減少12%與14%。
此外，PC材料成本暴增2至3倍，使得白牌與低階市場受創最深。智能手機市場呈現“中低階低迷、高階旗艦款存活”的兩極格局。
即便全球原廠預計2027年將DRAM總晶圓產能調升20%，實質產出仍面臨結構性限制。先進制程遭遇產能限制，先進封裝排擠效應顯著。
隨著下世代芯片架構準備導入LPDDR5規格的SOCAMM技術，到2027年HBM與SOCAMM兩項先進封裝需求將直接囊括全球超過30%的DRAM總晶圓產能。
IDC數據模型顯示，2026至2027年間全球DRAM實際位元生產增長率將持續低于需求增速。供需缺口將隨時間推移進一步加劇。
雖然全球大廠正持續規劃新廠，但2027年前實質可開出的全新晶圓廠產能極為有限，手機、PC成本難以出現明顯下調。
