芯科技圈分享來(lái)自東京理科大學(xué)聯(lián)合村田、大賽璐、Dexerials、松下等多家日韓材料與封裝企業(yè)聯(lián)合研發(fā)的WOW 聯(lián)盟 3D 集成報(bào)告。
推出硅華夫晶圓（Si-Waffle）無(wú)凸點(diǎn)倒扣 COW 芯粒集成工藝，全文圍繞傳統(tǒng) 2.5D 微凸點(diǎn)封裝翹曲、偏移、散熱、互連密度四大工程缺陷給出成套晶圓級(jí)解決方案，所有工藝仿真、流片實(shí)測(cè)參數(shù)均來(lái)自 300mm 晶圓驗(yàn)證。
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下面進(jìn)入報(bào)告正文內(nèi)容：
1、明確硅華夫結(jié)構(gòu)研發(fā)目標(biāo)，傳統(tǒng)微凸點(diǎn) 2.5D 封裝四大核心工藝痛點(diǎn)
現(xiàn)有 μ-Bump 中介層封裝存在多層疊加后晶圓翹曲度高、芯粒固化偏移量大、模塑料填充體積大導(dǎo)熱差、互連走線長(zhǎng)達(dá) 640μm 帶寬受限問(wèn)題，且微凸點(diǎn)間距下限難以突破，I/O 面積占用巨大，無(wú)法滿足 AI 異構(gòu) 3D 系統(tǒng)高密度堆疊需求。
報(bào)告目標(biāo)研發(fā)面朝下無(wú)凸點(diǎn) COW+WOW 堆疊方案，依靠帶溝槽的 Si-Waffle 硅基底承載 xPU、存儲(chǔ)等各類芯粒，從基底結(jié)構(gòu)層面同時(shí)改善對(duì)位精度、翹曲、散熱、互連長(zhǎng)度四大短板，實(shí)現(xiàn)多層晶圓鍵合規(guī)模化量產(chǎn)。
整套工藝為晶圓級(jí) COW+WOW 堆疊流程，先制備帶凹槽溝槽的 300mm 硅華夫晶圓，采用 DPAS300 雙面載膜室溫?zé)o促進(jìn)劑貼合，創(chuàng)新芯片先涂膠倒扣鍵合方案替代傳統(tǒng)晶圓預(yù)涂膠工藝，將固化后芯粒三維偏移大幅降低，芯粒間最小間距可壓縮至 10μm，常規(guī)晶圓預(yù)涂膠方案芯粒間隙最低僅 120μm；
溝槽結(jié)構(gòu)把模塑料填充體積縮減 25%~29%，同等芯片厚度下晶圓翹曲從 137μm 降至 91μm、171μm 降至 122μm，搭配整片背面均勻研磨工藝，超薄芯片無(wú)崩邊、整片厚度一致性優(yōu)異，后續(xù)在華夫溝槽與芯片內(nèi)制備大馬士革 Cu-TSV 垂直互連，無(wú)需微米凸點(diǎn)完成層間信號(hào)、電源直通。
3、無(wú)凸點(diǎn)細(xì)間距 TSV 互連，大幅提升互連密度、縮短布線降低損耗
該架構(gòu)采用 Via-last 無(wú)凸點(diǎn) Cu-TSV 互連，TSV 最小間距 10μm，傳統(tǒng)微凸點(diǎn)方案互連長(zhǎng)度 640μm，本方案僅 270μm，互連縮短超 79%；芯粒整體封裝體積僅傳統(tǒng)方案 1/40，I/O 占用面積縮減至原先 1/16，單位面積信號(hào)帶寬提升 16~256 倍。
層間電源、信號(hào)通過(guò)垂直硅通孔直接連通，舍棄多層微凸點(diǎn)堆疊帶來(lái)的多層介質(zhì)與金屬損耗，RDL 布線集成在華夫晶圓與芯片上下兩層，實(shí)現(xiàn)橫向高密度信號(hào)互聯(lián)、縱向大電流電源直供，完美適配多芯粒異構(gòu)高速傳輸場(chǎng)景。
傳統(tǒng)微凸點(diǎn)堆疊中間填充低導(dǎo)熱樹(shù)脂（導(dǎo)熱系數(shù)僅 0.4W/m/K），本方案以整塊硅作為導(dǎo)熱基底，硅導(dǎo)熱系數(shù) 140W/m/K，垂直 TSV 通孔進(jìn)一步搭建垂直導(dǎo)熱通路，熱仿真數(shù)據(jù)顯示整套結(jié)構(gòu)熱阻相比傳統(tǒng)微凸點(diǎn)封裝下降 52%，散熱能力提升至原有 1.92 倍；
硅華夫溝槽將模塑料限制在芯粒間隙區(qū)域，大面積硅基底直接接觸散熱界面，可承載高功耗 AI 芯粒長(zhǎng)期穩(wěn)定工作，同時(shí)支持多層 WOW 晶圓鍵合持續(xù)疊加算力堆疊。
全新 Si-Waffle 硅溝槽基底無(wú)凸點(diǎn)倒扣 COW 封裝路線，依靠芯片側(cè)預(yù)涂膠控偏移、溝槽減模塑降翹曲、細(xì)間距 Cu-TSV 縮短互連、硅基底強(qiáng)化散熱四大核心創(chuàng)新，配套完整 300mm 晶圓流片、翹曲仿真、熱阻測(cè)試、互連密度量化數(shù)據(jù)，一次性解決傳統(tǒng)微凸點(diǎn) 2.5D 封裝對(duì)位、翹曲、帶寬、散熱四大產(chǎn)業(yè)化瓶頸，可多層晶圓堆疊，為超大算力異構(gòu)芯粒 3D 集成提供可量產(chǎn)先進(jìn)封裝方案。
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