過去大家討論更多的是GPU算力、HBM帶寬、先進(jìn)封裝，但隨著NVIDIA B200單卡功耗突破1000W、單機(jī)柜功率密度向100kW/rack逼近，一個(gè)更現(xiàn)實(shí)的問題正在浮出水面：PCB上的VRM（電壓調(diào)節(jié)模塊），已經(jīng)快沒地方放了。

尤其是看完英偉達(dá)在APEC中關(guān)于AI計(jì)算系統(tǒng)48V供電與IVR（集成電壓調(diào)節(jié)器）架構(gòu)的分享后，最大的感受是：

圖片來源：NVIDIA

一、這篇真正想說明什么？

AI數(shù)據(jù)中心供電正在從12V總線向48V總線遷移，核心驅(qū)動(dòng)不是簡單的效率提升，而是功率密度每rack逼近100kW時(shí)，PCB面積與VRM相數(shù)之間的指數(shù)級矛盾——而IVR通過在封裝內(nèi)實(shí)現(xiàn)30-100MHz開關(guān)頻率和100ns級瞬態(tài)響應(yīng)，將供電架構(gòu)從板級推進(jìn)到片上級，成為突破這一矛盾的關(guān)鍵路徑。

圖片來源：NVIDIA

二、VRM相數(shù)的指數(shù)級膨脹：PCB面積正在成為硬約束

技術(shù)資料顯示，NVIDIA GPU的供電架構(gòu)演進(jìn)呈現(xiàn)出清晰的相數(shù)膨脹軌跡：

? V100（2017）：16相Buck，輸出300W，采用傳統(tǒng)DrMOS+多相控制器方案

? H100（2022）：30相Buck，輸出700W，DrMOS數(shù)量翻倍，PCB布局密度顯著增加

? B200（2024）：超過60相Buck，輸出1000W，PCB面積接近物理極限

也就是說：GPU算力每翻一倍，VRM相數(shù)幾乎同步翻倍——但PCB面積并沒有同步增長。

這意味著：板級VRM架構(gòu)正在逼近物理天花板。當(dāng)B200需要60+相DrMOS陣列時(shí)，留給信號走線、散熱通道和高速互連的空間被嚴(yán)重?cái)D壓。英偉達(dá)明確指出：

三、48V遷移的本質(zhì)：不是效率革命，而是損耗重構(gòu)

這是本段最關(guān)鍵的技術(shù)邏輯。

過去：

? 數(shù)據(jù)中心采用12V總線，直接由PSU輸出12V，通過板級VRM轉(zhuǎn)換為~1V供給XPU

? 路徑短、架構(gòu)簡單、供應(yīng)鏈成熟，但電流大、銅損高

? 在功率密度<50kW/rack時(shí)，這套體系運(yùn)轉(zhuǎn)良好

但現(xiàn)在：

? Google率先在數(shù)據(jù)中心推行48V架構(gòu)，PSU輸出48V，經(jīng)中間級DC-DC轉(zhuǎn)換為12V，再由VRM降壓至~1V

? 48V可將傳輸電流降低約4倍（P=VI，電壓×4→電流÷4）

? PCB銅損（I2R）降低約16倍——因?yàn)殡娏魇?/4，損耗是(1/4)2=1/16

? 功率密度可以朝向100kW/rack推進(jìn)

報(bào)告反復(fù)強(qiáng)調(diào)：48V的優(yōu)勢不只是效率數(shù)字更好看，而是在給定的機(jī)柜功率預(yù)算下，讓供電路徑的物理尺寸不再成為瓶頸。

也就是說：48V的本質(zhì)是一次"損耗重構(gòu)"——把損耗從PCB銅線轉(zhuǎn)移到了更高效、更可控的DC-DC轉(zhuǎn)換環(huán)節(jié)。

這意味著：誰能在48V-IBV（Intermediate Bus Voltage）-IVR-XPU這條鏈路上做到最低的累計(jì)損耗和最小的物理占位，誰就能在下一代AI機(jī)柜中占據(jù)供電架構(gòu)的主導(dǎo)權(quán)。

四、IVR的真正瓶頸：不在峰值效率，而在電容集成密度與ESL的致命權(quán)衡

這是全文最關(guān)鍵的工程判斷。

目前產(chǎn)業(yè)已經(jīng)開始圍繞IVR布局，包括：

? Intel：22nm Two-Stack CMOS工藝，140MHz開關(guān)頻率，電流密度31A/mm2

? TSMC：DTC（Deep Trench Capacitor）電容，8.4μF/mm2@1V，~100pH ESL

? USTC（中科大）：6相IVR，90.5%峰值效率，12A/mm2，內(nèi)置環(huán)路穩(wěn)定性校準(zhǔn)

? GaN賽道：低壓GaN Buck，10MHz，適用于IBV>4V場景

圖片來源：Intel / USTC 

但問題在于：IVR的瞬態(tài)響應(yīng)（100ns級）需要極高的輸出電容密度，但高密度的Thin MLCC和DTC電容的ESL（等效串聯(lián)電感）反而成為PDN阻抗的新瓶頸。

當(dāng)IBV>4V時(shí)，CMOS-stacked架構(gòu)的耐壓不足，必須轉(zhuǎn)向GaN或BCD工藝——但后者的開關(guān)頻率又受限于寄生參數(shù)，無法達(dá)到CMOS的100MHz+水平。

這會導(dǎo)致：

? 封裝內(nèi)電容面積與XPU面積的爭奪加劇——每增加1mm2電容，就可能減少1mm2算力

? 高頻開關(guān)（>100MHz）帶來的EMI與熱管理問題被系統(tǒng)性地低估

? 不同工藝節(jié)點(diǎn)（4nm CMOS vs 28nm BCD vs GaN-on-Si）的IP復(fù)用困難

圖片來源：TSMC / Murata / Georgia Tech

因此：IVR的競賽已經(jīng)從"誰的峰值效率更高"轉(zhuǎn)向"誰能在給定的封裝面積和ESL約束下，實(shí)現(xiàn)最低的電壓guard band"。數(shù)據(jù)顯示，每降低10mV電壓guard band，可節(jié)省約3%的功耗——在1000W級GPU上，這就是30W的散熱預(yù)算。

五、核心洞察：IVR的競爭，正在從"效率競賽"轉(zhuǎn)向"系統(tǒng)級集成密度競賽"

并且：

? CMOS-stacked IVR（IBV<4V）將在AI加速器供電中占據(jù)主導(dǎo)——因?yàn)?nm/3nm工藝的CMOS開關(guān)可以實(shí)現(xiàn)140MHz+頻率和31-47A/mm2的功率密度

? GaN/BCD IVR（IBV>4V）將鎖定在通信基礎(chǔ)設(shè)施和邊緣AI場景——犧牲頻率換取耐壓，換取更高的系統(tǒng)可靠性

? Hybrid DC-DC（SC + Multi-Inductor）可能成為48V-IBV中間級的最優(yōu)解——結(jié)合開關(guān)電容的高效率和電感型穩(wěn)壓器的寬負(fù)載范圍

圖片來源：USTC

最終目標(biāo)是：讓48V-IBV-IVR-XPU的供電鏈路，成為AI數(shù)據(jù)中心"看不見的基礎(chǔ)設(shè)施"——用戶感知不到它的存在，但它決定了100kW機(jī)柜能不能穩(wěn)定運(yùn)行。