高速ADC/DAC 204B：兩類系統考慮因素

在子類1系統中，確定性延遲的精度取決于器件時鐘和 SYSREF之間的時序關系，以及系統中這些信號的分布偏斜。除了SYSREF的設置時間和保持時間要求(TSU和THOLD)， 應用對于確定性延遲不確定的容忍程度對于定義SYSREF與器件時鐘的應用分布偏斜要求而言至關重要。

采用JESD204B接口的轉換器具有極高的采樣速率。為了降低系統中的相位噪聲，這些轉換器通常會使用一個參考時鐘，該參考時鐘與JESD204器件時鐘相同，其速率等于或大于采樣速率。在很多情況下，該時鐘頻率為GHz級。在 如此高的速度下，要滿足設置和保持時間要求就會變得非常具有挑戰性。為了簡化系統設計，對于JESD204B系統組成部分的各器件而言，也許有必要采用可編程的SYSREF和/或器件時鐘相位失調。

確定性延遲不確定性(DLU)在JESD204B系統中表現為LMFC偏斜，由系統中最早與最遲可能捕獲的SYSREF時間之差確定。圖1顯示的是最差情況下的DLU，此時系統中一切器件均不滿足SYSREF捕獲的設置和保持時間要求。當系統中器件時鐘的分布偏斜不受控時便會發生；它會使最多一個器件的時鐘(DCLK)產生不確定性。這種不確定性會疊加到SYSREF分布偏斜中(DSSYSREF)，形成總DLU。

若要滿足設置與保持時間要求，JESD204B系統中的每一個器件都應有自己的SYSREF/DCLK對。可通過在各對內實現走線長度匹配，從而保證時序。走線長度匹配限值由SYSREF開關的有效窗口時間確定。此外，SYSREF應在DCLK的捕獲邊沿上輸出，且SYSREF長度必須大于DCLK的長度，以滿足保持時間要求(如果THOLD等于0，則長度可以相等)。

由于采用了走線長度匹配，最小化對內分布偏斜基本上等同于最小化SYSREF分布偏斜。該分布偏斜限值等于DLU限值減去有效窗口時間，同樣可以通過走線長度匹配來處理。DLU限值由應用要求所決定。

這些最小化DLU的方法如圖3所示。由于JESD204b系統中的每一個器件都有各自的SYSREF/DCLK對，滿足捕獲 SYSREF的時序要求與使用源同步時鐘的任何系統類似。每 個器件的時序裕量都視為與系統中的其他器件無關。 

根據示例規格，滿足設置與保持時間的“有效窗口”為167ps (667 ps TDCLK – 500 ps TSU)。傳播時間是信號離開源電流到達吸電流的時間。SYSREF傳播時間減去DCLK的傳播時間必須低于167 ps才能滿足設置時間要求，且必須高于0 ps才能滿足保持時間要求。為了大致將此傳播時間的差異轉換為英寸單位，我們估算在FR-4材料上傳播1英寸的時間為167 ps。因此，對于系統內的每一對SYSREF/DCLK，需滿足下列路由要求：

滿足這一要求可以保證SYSREF在有效窗口期間進行轉換， 如圖4所示。DLU等于器件時鐘是滿足SYSREF時序要求的最差情況。  

由于DLU限值為667 ps，并且我們知道DLU限值和對內(或 SYSREF)分布偏斜(DSSYSREF)之間的關系，因此便可直接推導出走線長度匹配限值：

因此，所有SYSREF/DCLK對的對內分布偏斜必須在下式計算值以內:

圖5顯示了此示例的時序。“最佳情況”分布偏斜(DSSYSREF)指的是允許較為寬松的走線長度匹配要求。500 ps表示SYSREF最差情況下的偏斜，應當用來確定走線長度的匹配限值。  

當然，使用較慢的器件時鐘可以解決這個問題，使長度匹配變得更容易一些。這樣做會犧牲一些系統相位噪聲性能。與此類似的解決方案是放寬DLU要求；如此可以保留更佳的系統相位噪聲性能優勢。至于DLU要求如何實現則取決于各應用。后文確定性延遲精度相關內容中將討論這些問題。如果需要更高的相位噪聲性能，而DLU要求無法放寬，那可能便無法滿足SYSREF/DCLK器件內偏斜和器件間偏斜的路由要求(就上例而言，分別是1英寸和3英寸)。這種情況下，需要的是器件時鐘和/或SYSREF的可調節相位延遲。根據設置和保持時間，調節分辨率必須低于“有效窗口”。示例中的“有效窗口”為167 ps。

ADI的AD9680可實現SYSEREF設置和保持時間監控電路，協助調節SYSREF和器件時鐘之間的相對時序。用戶監控這兩個寄存器，便能確定捕獲SYSREF時是否存在違背時序要求的風險。如果任一寄存器給出時序裕量不足的指示，用戶就應當調節SYSREF與器件時鐘的相對位置。在上例中，通 過調節SYSREF相對于器件時鐘的相位(比如利用AD9528)， 或者通過調節SYSREF和/或器件時鐘信號的走線長度，即可實現該操作。

為了更好地理解系統的確定性延遲不確定性是如何設置的，需對應用有所了解。要求確定性延遲的大部分系統需精確知道哪個時間樣本標記目標數據的起始。確定性延遲經常用來同步系統中的多個轉換器。這稱為多芯片同步。在這些系統中，所有轉換器都需要進行樣本對齊。因此， 確定性延遲必須具有“樣本精度”。這些系統的DLU應當等于±? 樣本時鐘。器件時鐘等于采樣時鐘倍數的優勢是通過樣本精確性來簡化捕獲SYSREF的任務。在采用AD9250的示例中，器件時鐘等于采樣時鐘的6倍。為了實現樣本精度，±?采樣時鐘的DLU要求可以轉化為±3 器件時鐘， 如圖7所示。從我們采用AD9250的示例中可以看到，有了調節每個器件SYSREF相位的能力，則哪怕最苛刻的DLU要求也能輕松得到滿足。當器件時鐘為采樣時鐘的倍數時，捕獲SYSREF以實現樣本精度將得到極大的簡化。隨著轉換器的采樣速率上升至1 Gbps及以上，SYSREF以及器件時鐘實現相位延遲的能力將會變得非常重要。 

除了滿足SYSREF設置和保持時間要求以及DUL要求外，還可能存在與SYSREF捕獲相關的其他問題。例如，系統初始上電時，SYSREF可能在系統時鐘建立之前就變為有效。使用連續SYSREF信號時可能會發生這樣的問題。這可以通過在JESD204B接口中引入編程能力來解決；這樣會允許器件在同步時鐘以前等待幾個邊沿的時間。另一個編程選項是讓用戶在預計有效邊沿到達后“配備”SYSREF的捕獲能力。通過這種方法可以控制何時同步連續SYSREF。很多集成JESD204B接口的ADI轉換器(包括AD9625AD9625 和 AD9680)都提供這些功能。

滿足精確捕獲SYNC~所需時序要求時面臨的挑戰與子類1的討論中捕獲SYSREF所面臨的挑戰基本相同。然而，由于子類2采用系統同步的時鐘方案，因此各捕獲器件無法單獨執行時序分析，并且在多轉換器應用中情況還將變得更為復雜。不僅如此，還必須考慮到啟動SYNC~信號后的不確定性。系統中，每一個采用系統同步時鐘的器件都將消耗部分時序預算。消耗時序預算的因素有：時鐘分布偏斜 (DSDCLK)、用于多轉換器系統的SYNC~分布偏斜(DSSYNC~)、 SYNC~信號傳播延遲、每個JESD204B發送器的設置與保持 時間要求，以及每個JESD204B接收器SYNC~輸出端的時鐘到SYNC~輸出延遲。

JESD204B標準確認采用子類2會限制器件時鐘速率，這是因為系統同步時鐘方案所導致。標準的附錄B建議此限值為500 MHz：讓我們來討論一個詳細的時序示例，說明為什么會有這樣的限制。

讓我們考察將兩個子類2 DAC器件連接到單個邏輯器件的發送器應用，如圖9所示。 

然而，一旦加入設置時間、抖動以及PVT變化，便很容易出現時序沖突，如圖11所示。本例中，設置時間為500 ps， PVT變化最多會引入300 ps，并且抖動為150 ps。在最終到達的SYNC~ (SYNC~ 2)處產生了時序沖突。???????????????SYNC~輸出端以及兩個時鐘輸出端的PVT變化。DLCK和SYNC~上的抖動。 

表1. 影響子類2 DU的時序變量

子類2系統中的DLU由TCLK至SYNC、TPD_SYNC~、TSU三者的關 系，以及系統中器件時鐘的分布偏斜(DSDCLK)所決定。在單轉換器應用中，最佳情況的DLU由下式給出，并且如圖 12所示。

在圖中， TSU是? TDCLK和THOLDis ? TDCLK。如圖所示，DLCK 經偏斜后匹配DCLK至SYNC~延遲和SYNC~傳播延遲，并且剛好滿足設置時間要求。 

當發送器的DCLK偏斜不足，且與第一個可用捕獲邊沿的設置時間相沖突時，便是單轉換器子類2系統的最差情況DLU，如圖13所示。 

為JESD204B系統選擇哪個子類取決于您是否需要確定性延遲、 若需要則精度是多少，以及用于系統中的器件時鐘要求。

子類2器件也可用于500 MHz以下的應用中。在較低速率下使用子類2的一個小優勢，是它可以減少邏輯器件的IO數，且無需將SYSREF路由至每一個JESD204B器件。