同樣是臺積電7nm，蘋果和華為的7nm其實不一樣

在談最先進半導體制造工藝的時候，2019年的SoC似乎絕大部分都可以統歸為7nm。但是當我們去細看不同手機SoC甚至PC CPU的工藝制程時，大家的7nm似乎都有些差別。我們匯總如今比較流行的一些SoC，所用工藝制程情況如下：

即便都是7nm，但似乎都有些差異，甚至還有像三星這樣只“差”了1nm的8nm方案，這些還是值得我們去研究個中差別的。我們也期望通過粗淺地闡述不同7nm工藝在參數方面的差別，來大致看一看如今的工藝制程有著什么樣的市場宣傳范式。

通過對不同7nm、8nm工藝的認識進一步加深，也有助于我們搞清楚這些數字實際意味著什么，以及“摩爾定律”背后的這些晶體管現如今究竟在以怎樣的步伐邁進。

驍龍855有兩種7nm？

臺積電（TSMC）是從2018年4月開始大規模量產7nm制程的。在臺積電的規劃中，7nm是一個相對長期、完整的工藝節點——之前一代是16nm。而此間的10nm則屬于短期過渡方案。最早的這批TSMC 7nm方案，即上表中的N7（或N7FF）。它廣泛地應用在了高通驍龍855、華為Kirin 990、AMD Zen 2這些SoC產品上。臺積電宣稱相比16nm技術，7nm約有35-40%的速度提升，或降低了65%的功耗——這個值應用于真實SoC應該是很難真正實現的。

數據來源: WikiChips[1]

N7仍然采用DUV（深紫外光）193nm 浸沒式ArF，這與三星的7nm LPP就有了極大的差別。N7工藝的晶體管gate pitch（柵極間距）縮小到了57nm，interconnect pitch（內連接間距，最小金屬間距MMP，M1 pitch）40nm。將gate pitch和interconnect pitch與前代，以及Intel的工藝做對比，大致上是這樣的：

圖片來源: WikiChips[1]

需要指出的是，上面的數據來自WikiChip[1]，這個數據實際上與各廠商官方給出的數據略有出入，似乎與另外一些研究機構如TechInsights實際給出的數據也不一樣。比如就10nm這個節點，臺積電最早給出的gate pitch為64nm，interconnect pitch為42nm；TechInsights在研究后認為這個數據不準確，他們更傾向于這兩個值分別是66nm與44nm[2]；WikiChip的數據則是66nm、42nm。本文給出的所有數據亦可能都不夠準確。

就單個晶體管本身來看，N7晶體管的溝槽接觸部分（trench contact）采用鈷，代替了之前的鎢，這部分的電阻因此可以減少50%。fin 寬度（Wfin）、高度（Hfin）理論上也應當有變化（fin就是指FinFET鰭式場效應晶體管的那個“鰭”，即下圖中的橙色部分；淺綠色部分也就是gate）。縮減fin寬度實際上是讓溝道變窄了，而增加fin高度仍可維持一個相對有效的整體截面，減少寄生效應的同時可以加強有效電流（Ieff）、有效電容（Ceff）之類的特性。

不過從WikiChip分享的信息來看，實際上臺積電的N7工藝有兩種cell方案，分別對應低功耗（HD）與高性能（HP）。上面所述的這些指的是N7 HD低功耗（高密度）方案。這兩種不同的cell方案，fin pitch（fin間距，或有譯作鰭片間距的）都是30nm，不過gate pitch前者為57nm，后者是64nm。

圖片來源: WikiChips[1]

論及standard cell（標準單元），這兩種方案的cell高度分別是240nm（6T/track，track是指走線軌道，信號線通常必須走在track上，standard cell高度可以用多少個track來表示，6T或6 track的意思就是在cell高度范圍內必須走6條線）和300nm（7.5T）。HP為10 fin，HD為8 fin。HP高性能cell可達成更高10-13%的有效驅動電流（Ieff），代價是略高一點的漏電流。

很顯然，這兩種方案的晶體管密度也是不同的。根據WikiChip的分析，HD低功耗N7的晶體管密度為91.2 MTr/mm²（MTr是指百萬個晶體管，這個單位的意思即百萬晶體管每平方毫米）；HP高性能N7工藝晶體管密度65 MTr/mm²。這兩個數字具體是什么量級呢？這將在后文的對比中提到。

如果你對這些值都沒有概念，那么將其反映到更具體的IP或產品大致可了解其價值。高通在2019 VLSI Symposium超大規模集成電路會議上表示，N7工藝讓高通的驍龍855獲得了30-35%的芯片面積紅利（上代驍龍845實際上采用的是三星的10nm工藝），包括邏輯電路、SRAM區域與綜合的芯片面積。高通對比驍龍855的典型速度路徑下，臺積電7nm與三星10nm工藝的速度與功耗曲線。相同功耗下，速度提升10%；相同速度下功耗降低35%。

驍龍855總共是67億晶體管；其CPU部分分成三組，一個A76大核心（Kryo 485 Gold）主頻2.84GHz，三個主頻2.42GHz的A76核心為一組，四個主頻1.80GHz的A55核心（Kryo 485 Silver）。高通表示2.42GHz的這組核心，在相同功耗下，性能相比驍龍845提升了20%；小核心則提升了超過30%——當然這也并非全部工藝帶來的紅利，設計IP架構變化也相關。兩者分別的貢獻在高通看來是一半一半的。

比較有趣的是，驍龍855在CPU制造方案上用到了臺積電的上述兩種N7方案：其中的一個高主頻的大核心（prime core）采用的是HP高性能cell方案，而其他兩組核心用的是HD低功耗cell方案。看起來是種相對奢侈的組合方法，在一顆SoC上應用了一種制程的兩種方案。所以即便是同一種N7工藝，同代都仍有差別。[1]

改良與進化：N7P與N7+

N7可以認為是臺積電7nm的初代方案。去年臺積電推出N7P（N7 Performance-enhanced version），或者叫第二代7nm。這是N7初代方案的改良版，仍然采用DUV，相同的設計準則，而且和N7是完全IP兼容的。

WikiChip認為，N7P做了FEOL（前段工序）、MOL（中段工序）優化，在相同功耗條件下提升7%性能；相同速度下降低10%功耗[3]。iPhone 11系列的蘋果A13 SoC即采用N7P方案，今年即將量產的驍龍865也用此工藝——似乎有許多人對于驍龍865未采用EUV表示不解。

而N7+與N7P又是不同的，它在某些關鍵層真正開始采用EUV極紫外光，其大規模量產是從2019年第二季度開始的。N7+按照臺積電所說有著1.2倍的密度提升（這里的密度應該就是指晶體管密度），相同功耗下提升10%性能，相同性能下降低15%功耗——所以在整體表現上會優于N7P[3]。臺積電當時就宣布N7+工藝制造良率和N7基本差不多。

圖片來源：華為

海思Kirin 990 5G版也因此不僅是改換了modem模塊，而且在工藝及某些物理層上也是一次翻新。華為在發布Kirin 990系列時就宣稱Kirin 990 5G是業內“首個使用EUV工藝打造的芯片”。所以Kirin 990 5G也的確一定程度推高了CPU和GPU的頻率，NPU的“大核心”還多加了一個。無奈并沒有分析機構給出Kirin 990 4G版本的die shot和芯片面積數據，所以也無法對比N7+在面積效率方面相比N7做出的提升。

值得一提的是，N7+的EUV層是4層：就去年年中的消息來看，臺積電還有更進一步的N6工藝節點，會采用更多的EUV層（似為5層），雖然N6也并不是一個長期節點。而且N6在設計準則和IP方面，與N7兼容。也就是說芯片設計可以復用N7相同的設計生態，比如相同的工具，以直接降低開發成本。N7的設計可以在N6節點上再次流片，在EUV掩膜、保真度提升方面也有提升；PODE（poly over diffusion edge）與CNOD（continuous diffusion）standard cell能夠達成18%的密度提升。

N6和N7+似乎是兩條不同的路徑，因為N7+并不能達成N6這樣的兼容性，且N7+實際有著密度方面略為領先的優勢。這可能也是今年驍龍865并未選擇N7+的原因，N7P與未來的架構設計過渡可能將更加平緩。去年5月的財報電話會議上，臺積電表示大部分N7客戶（而不是N7+客戶）最終都將轉往N6（6nm）工藝[4]。臺積電預計是今年較早時間完成N6的風險生產，到今年年末以前達成良率和產量的提升——這個節點會與N5同期進行。