在談最先進半導體制造工藝的時候，2019年的SoC似乎絕大部分都可以統歸為7nm。但是當我們去細看不同手機SoC甚至PC CPU的工藝制程時，大家的7nm似乎都有些差別。
8nm：只差1nm的距離
和臺積電針對7nm的態度不同，三星似乎很早就鐵了心要給7nm直接上EUV，而不像臺積電那樣仍在早期的7nm方案中采用DUV和多重曝光。而在7nm EUV真正成熟以前，其過渡節點是一種名為8nm LPP的工藝，聽起來也就少了1nm——雖然如今的這個數字不過就是個營銷名詞罷了。
采用8nm LPP相對知名的芯片也就是三星自家的Exynos 9820了，即應用于Galaxy S10手機的那款主SoC。在我們先前的對比文章中就不難發現，Exynos 9820相較同代、相近IP方案的產品，在性能和效率方面是多有不及的[5]。這個鍋當然不能完全由8nm LPP工藝來背，但8nm LPP也絕對是拖后腿的重要一環。
8nm LPP是三星最后一代完全的DUV工藝技術。三星認為7nm的正確選擇一定是EUV，但在10nm和7nm之間又有個空缺位置，所以8nm就誕生了。從一些關鍵參數來看，8nm LPP更像是三星10nm的改良加強版。即便就其名稱來看，它與7nm十分接近。
數據來源: WikiChip[6]
三星早前宣稱，其10nm工藝的gate pitch是64nm，Wikichip從高通獲悉實際的值應該是68nm[6]。M1, Mx pitch為48nm（這個值應該可以理解成interconnect pitch最小金屬間距）。在8nm這個節點上，這兩個值分別是64nm、44nm，相較10LPP節點的確有縮減，但縮減幅度比較有限，相比臺積電N7的距離也不小。而且三星8nm LPP的fin pitch相較10nm LPP沒有變化。
不過最小金屬間距來到44nm這個尺寸，DUV也需要quad patterning（四重曝光）——就這個意義來說，8nm LPP的成本也真的不低。因為ArF光源本身的波長有193nm，要克服衍射效應、刻更小的圖案，業界為此引入了不少方案包括光學鄰近效應修正（optical proximity correction）、雙重曝光（double patterning）、四重曝光（quad patterning）。在雙重曝光的方案上，三星選擇的技術叫LELE（Litho-Etch-Litho-Etch），而不是SADP（自對準雙重圖案曝光）。
來源: WikiChip[7]
WikiChip曾介紹過LELE的原理，借此亦可理解DUV多重曝光的基本思路，即便不同方案的步驟會有差異[7]。首先如上圖所示，要有基底（substrate）、圖案層（device layer）、硬掩膜（hardmask）。在LELE方案中，如果我們要達成interconnect pitch（最小金屬間距）為64nm，那么就有了如下工序。
來源:WikiChip[7]
photoresist膠在mask覆蓋下曝光，形成需要的圖案。由于我們的目標是64nm的interconnect pitch，所以起始圖案間距可以控制在128nm（左上圖：Litho 1）；隨后就將圖案，通過第一次蝕刻轉到硬掩膜之上——殘留的這層硬掩膜會作為后續步驟的掩膜存在（右上圖：Etch 1）；用另一組圖案和photoresist，重復該過程，仍采用相同的128nm圖案間距進行lithography（左下圖：Litho 2）；最后再用硬掩膜和photoresist作為蝕刻掩膜，二次蝕刻后就在下面的圖案層形成了所需的圖案（右下圖：Etch 2），由于兩次litho-etch操作，就形成了64nm的interconnect pitch。
在10nm制程上，三星用到了三重曝光LELELE。三星在8nm節點上也并沒有采用如今廣為人知的SAQP（自對準四重圖案曝光），而是LELELELE（四次LE）。三星也是行業內第一家采用LELELELE做多重曝光的，這種方案帶來了更大的設計彈性，不過實際也伴隨更大的復雜性和問題。
來源: WikiChip[6]
在8nm這代工藝節點上，如WikiChip所說，三星也提供兩種standard cell方案，分別是HD高密度、uHD超高密度。其中HD cell和10nm LPP節點一致；uHD是全新的cell方案，去掉一個P fin，cell高度縮減至0.9倍。三星宣稱這種方案比之前的10LPP cell縮減了15%的邏輯面積。上面這張圖是NAND2門的10nm HD與8nm uHD工藝對比，還是能夠看到尺寸縮減的。
相對更具體地對比一下，三星10nm HD實現的晶體管密度大約51.8 MTri/mm²，8nm uHD可達成的晶體管密度為61.2 MTr/mm²。這個值與臺積電N7 HP高性能方案還比較接近，但和N7 HD高密度低功耗方案就有些距離了。
所以Imagination在發布會上說驍龍855的Adreno 640若為100%面積，則Exynos 9820的Mali G76MP12需以184%的面積才能達到相同性能——GPU IP固然也是其中一部分原因，但前者采用臺積電N7工藝，后者采用三星8nm LPP工藝，就不同的晶體管密度來看，工藝本身產生的影響也還是比較大的。
如果就晶體管來看，三星宣稱8nm LPP的gate長度（Lg）縮減5%，可以造成柵電容（gate capacitance）小幅提升。金屬柵堆疊（metal gate stack）也做了進一步的改良，增加驅動電流。
Lg的縮減對于pFET和nFET而言實則也是不對等的，三星為此采用了一些優化方案，包括對源極/漏極蝕刻（source/drain etch）的優化，鍺化硅摻雜等。三星宣稱pFET的Vt（閾值電壓）控制會比10LPP略好。而晶體管的fin則略窄、略高了一點點（三星的第五代fin），改良后可實現對短溝道效應（short-channel effect）更好的控制。還有一些優化方案則著力于減少導通電阻，pFET和nFET的接觸電阻有不同程度減少。
在上述各項提升后，三星宣稱相同IDDQ（靜止狀態下VDD電源電流）下環形振蕩器AC頻率提升8-10%，以及有7-10%的功耗下降。8nm pFET contact與eSiGe（嵌入在硅襯底中、晶體管溝道區域末端處的外延鍺化硅）優化，相比10LPP產生了大約5%的DC增益；nFET S/D（源極/漏極）與contact優化，也產生了5-8%的提升。[6]
從上述所有改進實則不難發現，8nm LPP還是花了不少資源和投入去做的，甚至是行業內的第一個LELELELE四重曝光方案用于BEOL——之前的10nm都還沒有應用四重曝光?；蛟S從這個意義上來說，8nm的稱謂大概并沒有什么問題。
只是不知道，在同代手機SoC中表現偏弱的Exynos 9820，究竟是IP設計層面的問題，還是工藝層面的問題，亦或兩者皆有？
傳說中的EUV“真7nm”
有人將Kirin 990 5G的7nm稱作“真7nm”，我們猜測這里的“真”指的應該是EUV的應用，因為Kirin 990 5G的N7+的確有多層真正開始采用EUV。以這個標準來看，除了臺積電的N7+，三星的7nm LPP也可以認為是“真7nm”了。
VLSI 2018技術大會上，三星呈現了“第二代7nm制程技術”。但在后續10月份的Arm TechCon之上，WikiChip報道稱，三星對路線圖做了更新，最初的第二代7nm制程，似乎已更名5nm LPE（三星以前就有這種傳統）。而原本三星7nm節點，還區分初代7LPE和二代7LPP，現似已被統稱為7LPP。在設備生產細節方面，7LPP與8LPP在很多方面是共享了技術的，所以8nm LPP很大程度上也是在為三星7nm工藝積累經驗。
大會上呈現的三星7nm LPP的關鍵參數如下：
數據來源: WikiChip[7]
這組數據現在看來可能并不準確——尤其是在三星后續更新了路線圖和節點規劃之后。但如果就這組數字來看，是優于8nm LPP和臺積電的N7、N7P的。WikiChips給出的數據顯示，如果從standard cell來看，其高度縮減還是相當之大的，達到了243nm（6.75T），是8nm LPP的64%，10nm LPP的58%。一個NAND2 cell面積為0.0394μm²，是8nm與10nm的54%和46%。
- 很復雜
- 文章標題對比的是臺積電的7納米啊，正文為什么都是三星的技術啊？沒看懂
- 耐心的看完，雖然用不上
- 哥哥我看不懂
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