本文由半導(dǎo)體產(chǎn)業(yè)縱橫編譯自electronicdesign
大多數(shù)EDA軟件的主要參與者都在生產(chǎn)更先進(jìn)的時(shí)序收斂工具，即在滿(mǎn)足設(shè)計(jì)時(shí)序約束的同時(shí)確定芯片的時(shí)鐘頻率。
為了在人工智能時(shí)代保持領(lǐng)先地位，半導(dǎo)體公司甚至許多系統(tǒng)公司都在推出一類(lèi)新型超大型片上系統(tǒng)(SoC)，利用先進(jìn)的工藝節(jié)點(diǎn)將數(shù)百億個(gè)晶體管塞入硅片中，突破了現(xiàn)代芯片的極限。這些芯片包含超過(guò)十億個(gè)標(biāo)準(zhǔn)單元、越來(lái)越多的第三方 IP 以及多達(dá)數(shù)千個(gè)時(shí)鐘來(lái)保持一切協(xié)調(diào)。在上市時(shí)間不斷縮短的情況下，所有這些因素都導(dǎo)致復(fù)雜性激增。
隨著晶體管的縮放速度放緩，將異質(zhì)芯片或小芯片綁定在 2.5D 和 3D 配置中，將更多的平方毫米的硅壓縮到一個(gè)封裝中，也成為了標(biāo)準(zhǔn)做法。
Ausdia首席執(zhí)行官Sam Appleton表示，這種復(fù)雜性給片上時(shí)序帶來(lái)了挑戰(zhàn)。所有通過(guò)這些巨大硅片的信號(hào)都必須在正確的時(shí)間到達(dá)，才能實(shí)現(xiàn)平穩(wěn)、可靠的運(yùn)行。他表示：“這些芯片（甚至芯片內(nèi)部的芯片）正在突破光罩極限，這意味著它們的物理尺寸與代工廠可以制造的尺寸一樣大。因此，我們面臨的挑戰(zhàn)之一是如何驗(yàn)證這些巨型芯片的時(shí)序，并確保我們不會(huì)遺漏任何東西。?”
大多數(shù)電子設(shè)計(jì)自動(dòng)化（EDA）軟件的主要參與者都在生產(chǎn)更先進(jìn)的時(shí)序收斂工具，即在滿(mǎn)足設(shè)計(jì)時(shí)序約束的同時(shí)確定芯片的時(shí)鐘頻率。
但即使使用最新的EDA軟件，捕捉最新和最大的AI芯片的這種復(fù)雜性也可能很棘手。據(jù)Appleton稱(chēng)，Ausdia正在努力幫助公司理解這一切。該公司的軟件工具可以將SoC的構(gòu)建塊轉(zhuǎn)換為更緊湊的抽象模型，而不會(huì)丟失任何時(shí)序約束，以便其他EDA工具可以同時(shí)評(píng)估整個(gè)芯片內(nèi)的時(shí)序。
Ausdia正試圖利用其HyperBlock技術(shù)在這些巨型芯片所帶來(lái)的挑戰(zhàn)中保持領(lǐng)先一步，該技術(shù)是在最近于加州舊金山舉行的設(shè)計(jì)自動(dòng)化會(huì)議 (DAC)之前發(fā)布的。
?為什么時(shí)間對(duì)于高性能AI芯片來(lái)說(shuō)至關(guān)重要
Appleton表示，芯片的日益復(fù)雜使得時(shí)序收斂變得更具挑戰(zhàn)性。
在最新的SoC中，晶體管被排列成數(shù)千萬(wàn)到數(shù)百億個(gè)邏輯門(mén)，這些邏輯門(mén)被捆綁成多達(dá)數(shù)十億個(gè)子塊或“標(biāo)準(zhǔn)單元”。這些子塊必須在設(shè)備的布局規(guī)劃中一起放置和布線，以創(chuàng)建CPU內(nèi)核、AI引擎或其他IP構(gòu)建塊。確保通過(guò)芯片的所有信號(hào)保持準(zhǔn)時(shí)至關(guān)重要，因?yàn)槿魏涡盘?hào)過(guò)早或過(guò)晚進(jìn)入都會(huì)中斷設(shè)備的平穩(wěn)運(yùn)行。
“如果你打開(kāi)其中一個(gè)塊，里面可能有幾百萬(wàn)個(gè)單元，這些單元是布局和布線實(shí)例，”Appleton表示，“你將較小的塊放入較大的塊中，它可能包含一億個(gè)實(shí)例，然后將這些較大的塊組裝成最終的芯片。因此，如果你將芯片鋪平，你將有大約十億個(gè)小塊可以放置和移動(dòng)，并相互布線和連接。”
許多大型AI SoC都基于更先進(jìn)的工藝節(jié)點(diǎn)，從而使晶體管具有更少的泄漏和更快的時(shí)鐘速度。但時(shí)序延遲主要由互連線和金屬線電阻決定。這可能導(dǎo)致在設(shè)計(jì)中放置IP以防止更長(zhǎng)的互連延遲并減少路由擁塞方面的挑戰(zhàn)。例如，如果您決定增加一對(duì)IP塊之間的距離，則可能必須在它們之間添加管道以確保它們保持準(zhǔn)時(shí)。
時(shí)序問(wèn)題可能會(huì)影響芯片的性能，并增加從過(guò)熱到故障等各種風(fēng)險(xiǎn)。然而，解決這些問(wèn)題可能需要犧牲設(shè)備的功率效率和面積。
芯片內(nèi)部的時(shí)序可能受到電壓（IR）降、溫度甚至晶體管結(jié)構(gòu)的細(xì)微變化等諸多因素的影響，而這些因素在先進(jìn)的工藝節(jié)點(diǎn)上變得更加普遍。
?HyperBlock：捕捉大型AI芯片中的時(shí)間復(fù)雜性
半導(dǎo)體行業(yè)的許多領(lǐng)先企業(yè)（以及試圖效仿它們的系統(tǒng)公司）都擁有龐大的數(shù)據(jù)中心，用于設(shè)計(jì)、模擬和驗(yàn)證芯片設(shè)計(jì)，然后再將其提供給晶圓廠。但即使是最新的EDA時(shí)序收斂工具也難以將一個(gè)大型芯片直接驗(yàn)證。Appleton指出，半導(dǎo)體工程師已經(jīng)想出了解決這個(gè)問(wèn)題的方法，包括將芯片設(shè)計(jì)分成更小的部分，然后進(jìn)行驗(yàn)證。但他們往往對(duì)自己的技巧守口如瓶。
“大多數(shù)半導(dǎo)體公司不愿意討論他們所做的事情，因?yàn)樗麄冋J(rèn)為這是商業(yè)機(jī)密，我們不想讓任何人知道我們是如何做的，因?yàn)檫@是一種競(jìng)爭(zhēng)優(yōu)勢(shì)，”Appleton表示。
Ausdia的Timevision技術(shù)沒(méi)有采用分而治之的方法，而是將芯片設(shè)計(jì)轉(zhuǎn)化為緊湊的代碼塊，捕捉其所有復(fù)雜性。通過(guò)將其輸入到其他EDA工具中，您可以運(yùn)行整個(gè)芯片來(lái)檢查時(shí)序問(wèn)題?！拔覀兪球?yàn)證超大型芯片設(shè)計(jì)的行業(yè)領(lǐng)導(dǎo)者之一，我們經(jīng)常處理超過(guò)十億個(gè)標(biāo)準(zhǔn)單元，”Appleton表示，“但即使是我們也遇到了容量問(wèn)題?！?/p>
Ausdia表示，HyperBlock可用于設(shè)計(jì)過(guò)程的不同階段，甚至在將芯片功能安排到邏輯門(mén)（綜合）之前以及將所有組件放置和布線之前。據(jù)該公司稱(chēng)，這使客戶(hù)能夠“左移”并盡早開(kāi)始解決時(shí)序問(wèn)題。HyperBlock本身可以加載到SoC的頂層（IC的核心構(gòu)建塊在此組裝和連接），所有復(fù)雜性和時(shí)序約束都保存在HyperBlock中。
隨著芯片設(shè)計(jì)師接受越來(lái)越大的設(shè)計(jì)規(guī)模，“這些公司希望盡可能地避免風(fēng)險(xiǎn)，因?yàn)檫@些項(xiàng)目的成本實(shí)在太高了，”Appleton表示。
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