Keysight 發(fā)布全新 EDA 工具，加速 Chiplet/3DIC 互連設(shè)計與驗證

近日，Keysight 發(fā)布了3D互連設(shè)計器，這是其電子設(shè)計自動化（EDA）產(chǎn)品組合中的又一力作。該解決方案旨在解決人工智能基礎(chǔ)設(shè)施和數(shù)據(jù)中心應(yīng)用中高芯片和3DIC先進(jìn)封裝的3D互連設(shè)計日益復(fù)雜的難題。

隨著芯片架構(gòu)的日益普及，工程師們面臨著多芯片和堆疊芯片應(yīng)用中復(fù)雜的3D互連設(shè)計，而傳統(tǒng)的工作流程難以高效處理這些設(shè)計。因此，團(tuán)隊需要花費(fèi)大量時間手動優(yōu)化互連，包括過孔、傳輸線、焊球和微凸點(diǎn)，同時還要確保高密度系統(tǒng)中的信號和電源完整性。這導(dǎo)致設(shè)計迭代次數(shù)增加，產(chǎn)品開發(fā)周期延長，最終形成瓶頸，可能延遲產(chǎn)品發(fā)布并增加開發(fā)成本。

是德科技的EDA軟件通過專門的工作流程簡化了這一過程，能夠精確地設(shè)計和優(yōu)化3D互連。該工具能夠處理復(fù)雜的幾何形狀，包括帶陰影或網(wǎng)格狀的接地平面，這對于克服制造工藝的限制至關(guān)重要，尤其是在先進(jìn)封裝設(shè)計中，對于硅工藝（例如中介層和橋接層）而言更是如此。它能夠幫助工程師快速設(shè)計、優(yōu)化和驗證芯片組和 3D 集成電路中使用的 3D 互連，從而最大限度地減少迭代次數(shù)，加快產(chǎn)品上市速度。

主要優(yōu)勢包括：

• 加快設(shè)計周期：簡化的自動化流程消除了 3D 互連設(shè)計中耗時的手動步驟，最大限度地減少了錯誤，提高了首次設(shè)計成功率。

• 降低合規(guī)風(fēng)險：在產(chǎn)品生命周期早期，根據(jù)新興標(biāo)準(zhǔn)（例如 UCIe 和 BoW、VTF（電壓傳遞函數(shù)））驗證設(shè)計，從而降低后期故障導(dǎo)致代價高昂的重新設(shè)計的風(fēng)險。

• 精準(zhǔn)預(yù)測性能：基于電磁仿真的分析方法可對印刷電路板 (PCB) 和封裝 3D 互連設(shè)計進(jìn)行精確的電氣分析。
  
  

該解決方案可與 Keysight 的 EDA 工具集成，并支持獨(dú)立版本，使團(tuán)隊能夠?qū)?3D 互連設(shè)計和優(yōu)化融入現(xiàn)有工作流程。與 Chiplet PHY Designer 結(jié)合使用時，工程師可以專門針對芯片和三維集成電路 (3DIC) 設(shè)計和優(yōu)化 3D 互連，從而確保精度并減少多芯片系統(tǒng)中代價高昂的迭代次數(shù)。 

Keysight EDA 設(shè)計與驗證總經(jīng)理 Nilesh Kamdar 表示：  “在當(dāng)今復(fù)雜的環(huán)境下，手動 3D 互聯(lián)設(shè)計和優(yōu)化已成為一個重大瓶頸。通過簡化流程并提供對信號和電源完整性等潛在問題的早期洞察，我們能夠幫助工程師更快地將產(chǎn)品推向市場，并在更短的時間內(nèi)交付符合規(guī)范的設(shè)計。”

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