7月3日，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預發布平臺ChinaXiv發布論文V2版本《A time scaling theory for multi-layer electronic systems》，正式提出了"τ（Tau，韜）縮放理論（τ Scaling）"，試圖為后摩爾時代半導體發展建立新的技術范式。
論文認為，隨著傳統摩爾定律逐漸逼近物理與經濟極限，未來芯片產業的發展目標應由"幾何尺寸縮小"轉向"系統時間縮短"，將整個計算系統不同層級的響應時間（τ）作為統一優化目標，并圍繞LogicFolding、Unified Bus、Hi-ONE等關鍵技術構建新的發展路線。
圖1. τ尺度的工作空間在時間和空間維度上跨越了12個數量級，并被劃分為四個層次：晶體管、電路、芯片和系統。
過去60年，半導體產業的發展幾乎建立在摩爾定律基礎之上。
從1965年摩爾提出晶體管數量約每兩年翻一番，到Dennard縮放理論保證晶體管尺寸縮小后仍能維持功耗，整個行業形成了一套完整的發展邏輯：制程不斷演進，晶體管不斷縮小，芯片性能持續提升，單位成本不斷下降。
然而近年來，這一模式正在發生變化。論文指出，在7 nm之后，單純依靠制程微縮所帶來的收益明顯下降，先進工藝開始受到多個因素限制，包括：
論文認為，未來行業真正需要回答的問題已經不是"晶體管還能縮小多少"，而是：
究竟應該縮放什么？
何庭波在論文中提出，摩爾定律真正帶來的其實不是尺寸變小，而是時間變短。
晶體管尺寸縮小之后：
因此，真正衡量計算能力提升的核心指標，其實一直都是"時間"。
基于這一思路，論文提出采用統一時間常數τ作為整個電子系統的優化目標。這一時間指標覆蓋整個計算體系，包括：
論文認為，這一統一指標跨越約12個數量級，將晶體管、電路、芯片、封裝、系統直至數據中心連接為一個整體優化對象，而傳統幾何縮放只是降低τ的一種方式，而不再是唯一方式。
同時，不同應用對應不同的τ縮放速度。例如論文預測：
為了驗證τ縮放理論，論文首先介紹了應用于手機SoC的LogicFolding（邏輯折疊）技術。
傳統芯片設計中，邏輯單元全部位于二維平面內，通過金屬互連進行連接，隨著芯片規模擴大，導線越來越長，RC延遲不斷增加，逐漸成為影響頻率的重要因素。
LogicFolding則采用三維集成方式，將數字邏輯、模擬電路以及存儲單元分布到多個垂直堆疊的有源芯片層，并通過高密度晶圓級混合鍵合（Wafer-to-Wafer Hybrid Bonding）連接，實現真正意義上的三維電路設計。
由于大量關鍵路徑被縮短：
論文提出，為實現連續優化，需要將混合鍵合間距降低至約2 μm以下，最終目標接近頂層金屬布線間距，實現類似增加一層金屬布線的效果。
論文還公布了LogicFolding在麒麟平臺上的部分驗證結果。相比采用傳統二維設計的Kirin9030 Pro，新一代采用LogicFolding架構、但仍基于相同成熟工藝節點的Kirin 2026實現了：
在相同性能條件下，Kirin 2026將工作電壓由1.1 V降至0.9 V，整芯片功耗降低約41%，功率密度下降約5.6%。
論文認為，這些提升并非依賴先進制程，而是來自芯片三維拓撲結構優化。
未來隨著混合鍵合精度不斷提高，LogicFolding有望擴展至三層、四層甚至更多有源層集成，到2035年晶體管密度預計可進一步提升至400 MTr/mm2以上，CPU主頻則有望突破4 GHz。
除了手機SoC，論文還將τ縮放擴展至AI計算系統。論文指出，目前大型AI集群的發展已經出現新的瓶頸。
一方面，AI訓練系統規模從單芯片擴展到數萬顆AI芯片；另一方面，超過80%的系統能耗來自數據搬運，約70%的系統成本與數據存儲相關。
因此，未來真正需要優化的是數據流動時間，而不僅僅是計算時間。
論文提出了三項關鍵技術：
傳統AI系統需要經過PCIe、NVLink、以太網等多層協議轉換。Unified Bus采用統一內存語義協議，實現跨節點直接訪問，減少協議轉換和DMA開銷。
論文稱，其遠程訪問延遲可由數十微秒降低至約100 ns，實現約500倍的時間縮短，使多節點AI集群更接近"一顆超大芯片"的運行方式。
隨著AI芯片帶寬持續提升，傳統銅互連逐漸難以滿足需求。
論文提出Hi-ONE近封裝光互連方案，每模塊提供8 Tb/s帶寬，將高速電連接長度由約100 cm縮短至約5 cm，同時支持最長100 m光互連距離，從而降低功耗，提高系統集成能力。
論文進一步分析了當前2.5D封裝面臨的"面積—周長矛盾"。
隨著芯片面積按N2增長，而HBM接口、供電及高速I/O主要分布在芯片邊緣，僅按N增長，最終導致計算能力增長速度遠高于帶寬增長速度。
論文提出通過3D Folding，將HBM、供電、光互連等資源從邊緣遷移到三維空間，實現帶寬、供電和計算能力同步擴展。按照規劃，到2035年，AI硬件整體集成度預計將提升100倍以上。
過去，產業主要圍繞先進制程展開競爭；而未來，封裝、存儲、互連、EDA工具以及系統架構都將成為影響性能的重要因素。
特別是在AI時代，邏輯計算與存儲正重新走向深度融合，高帶寬存儲（HBM）、混合鍵合、3D堆疊SRAM等技術不斷發展，也意味著存儲、先進封裝等環節的重要性持續提升。
論文認為，τ縮放并不是取代摩爾定律，而是在后摩爾時代建立一種覆蓋晶體管、電路、芯片、封裝、系統乃至數據中心的統一優化目標，使整個計算棧圍繞"時間"進行協同設計。
對于未來十年的半導體產業而言，先進制程仍然重要，但系統級協同優化、三維集成、先進封裝、高速互連以及存算融合等方向，或將成為推動計算性能持續提升的新驅動力。
參考信息：本文部分素材和圖片來自網絡公開信息，本平臺發布僅為了傳達一種不同觀點，不代表對該觀點贊同或支持。如果有任何問題，請聯系 19045661526（同微信）。
