詳解 Cascode SiC JFET 在 LLC 拓撲中的應用：硬件實測與驗證

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為演示高頻 LLC 設計概念，并展示外加 C_ds 對初級側 dv/dt 及功率損耗的影響，本期將基于一套特別設計的硬件測試平臺展示實測結果，以排除 LLC 變換器次級側的各種影響因素。

第一篇點擊??詳解 Cascode SiC JFET 在 LLC 拓撲中的應用：優(yōu)勢與 dv/dt 控制

第二篇點擊??詳解 Cascode SiC JFET 在 LLC 拓撲中的應用：死區(qū)時間控制及損耗優(yōu)化方法

該測試平臺原理圖如圖 1 所示。它是一個無負載的半橋（HB）諧振變換器，在死區(qū)時間要求和初級側器件開關損耗方面，等效于工作在諧振頻率附近或以下的 LLC 變換器。通過采用不同的電感值（ L_m ），可以獲得不同的開關電流，以此仿真 LLC 變換器設計中隔離變壓器不同的勵磁電感。對于工作在高于諧振頻率的情況，可將勵磁電流峰值（ I_{m_pk} ）增大到超出正常設計范圍的水平，從而將負載電流對初級側開關的影響納入考量。

針對每個器件，其柵極驅動電壓和導通/關斷電阻均經過調整，以確保在測試的最小開關電流與 75 ns 死區(qū)時間下實現(xiàn) ZVS。本測試的柵極驅動電路參數(shù)如下所列。

V_gs = 0 V ~ 12 V

R_gon = R_goff = 5 Ω

圖1. 無負載 LLC 變換器的硬件仿真。本設置僅考慮 Lm 電流。

本測試中無負載電流（簡化波形中的 I_r）

圖 2 展示了典型的 CJFET 工作波形。這些波形是在直流輸入電壓為 400 V、死區(qū)時間設置為 75 ns、開關頻率設置為約 990 kHz 的條件下捕獲的。測試采用 5 μH 的電感，將勵磁電流峰值（ Im_pk ）設定為 10 A。由于開關電流較低，本次初步測試未使用外部 C_ds 。波形表明，CJFET（型號：NTBT023N075CJ4，TOLT 封裝）適用于開關頻率在 1 MHz 范圍內的 LLC 變換器初級側。當勵磁電流設計為 10 A 左右時，ZVS 可維持并留有充足的裕量。

圖2. 無負載LLC電路的典型波形，開關電流I_sw設置為10 A。

F_sw = 990 kHz，T_dt = 75 ns，V_dc = 400 V

圖 3 是圖 2 中關斷瞬態(tài)波形的局部放大圖。實測 V_ds 的 dv/dt 為 31.4 V/ns。在功率回路電感經過優(yōu)化設計且電路處于穩(wěn)態(tài)運行的情況下，該 dv/dt不應引起開關瞬態(tài)問題。

圖 3. 圖 2 關斷瞬態(tài)的放大視圖

在固定開關頻率下，本測試中的不同 L_m 會產生不同的開關電流 I_sw 。測量不同 I_sw 下流入測試電路的總輸入功率，如圖 4 顯示。該總損耗涵蓋了功率電路中的所有損耗，包括電感繞組損耗、PCB 寄生電阻（ESR）損耗以及器件損耗（導通損耗與開關損耗），但不包含 LLC 變換器中由負載電流引起的損耗。正如預期，總損耗隨開關電流的增大而升高。

圖 4. 不同開關電流（Im_pk，勵磁電流峰值）下的總功率損耗。

Fsw = 990 kHz, Tdt = 75 ns, and Vdc = 400 V

這些損耗大部分是由所用電感的等效串聯(lián)電阻（ESR）引起的，在本次測試中，這些 ESR 的阻值在幾百毫歐的級別。和所有高頻磁性元件設計一樣，在 1 MHz 這個頻段，繞組的 ESR 影響非常顯著。因此，如何降低繞組 ESR 以優(yōu)化銅損，一直是所有高頻 LLC 設計中的一大挑戰(zhàn)。

接下來的測試是在 1 MHz 頻段下運行，并外接緩沖電容（Cds）。在本次測試中，每個開關都并聯(lián)了一個 220 pF 的電容。同時，諧振回路換用了一只 4 μH 的利茲線空心電感，以產生約 12 A 的開關電流。關鍵波形如圖 5 所示。結果表明，雖然引入了外部緩沖電容，但在稍大開關電流的支持下，系統(tǒng)依然獲得了非常充裕的死區(qū)時間裕量。

圖 5. 在 CJFET 并聯(lián) 220 pF C-snubber 并以 1 MHz 運行時的波形，

開關電流 Isw 設置為 12 A，F(xiàn)sw = 990 kHz，Tdt = 75 ns，Vdc = 400 V

在第三次測試中，仍采用相同的 4 μH 利茲線電感，開關頻率設定為 400 kHz；Vdc從 250 V 變?yōu)?425 V，以獲取不同的開關電流。同時，對總輸入功率與開關節(jié)點的 dv/dt 進行了測量。

圖 6 展示了在 400 kHz 開關頻率下使用和不使用 220 pF Cds 時的 dv/dt 對比。220 pF Cds 將 dv/dt 降低了約一半。這顯示了使用緩沖電容 Cds 控制關斷 dv/dt 的效果。

圖 6. 使用和不使用外部 Cds 時的 dv/dt 對比。

Vdc = 400 V，F(xiàn)sw = 400 kHz，Tdt = 75 ns

圖 7 展示了使用與不使用 220 pF Cds 時的總功率損耗對比情況。結果表明，引入 220 pF 緩沖電容（C-snubber）后，系統(tǒng)的總損耗有所降低，這一結果與第 4 節(jié)的電路分析相吻合。當開關電流較小（約 20 A）時，兩者的損耗差異并不顯著；但隨著開關電流的增大，這種差異變得愈發(fā)明顯。在開關電流達到較高水平（約 36 A）時，損耗差值可達約 10 W。

圖 7. 使用和不使用外部 Cds 時的總功率損耗對比。

Vdc = 400 V，F(xiàn)sw = 400 kHz，Tdt = 75 ns

CJFET 具備高耐壓能力、低導通損耗和快速開關特性，使其成為高壓高頻 LLC 諧振變換器初級側的理想選擇。

在過諧振工作模式下（開關電流較高），關斷 dv/dt 可能過高，從而引發(fā)過沖、振蕩和 EMI 問題。并聯(lián)電容緩沖電路（C-snubber）是一種簡單、有效且低損耗的方法，能夠抑制 dv/dt 并優(yōu)化總損耗，且其在死區(qū)時間或開關電流方面的折衷是可控的。

通過合理的器件選型與電路布局，可以在提升系統(tǒng)整體效率的同時，增強系統(tǒng)的穩(wěn)健性。

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