在 multi-voltage design 中，常常用到level shifter;
本文簡單介紹：
什么是 level shifter？
何時需要用到level shifter？
level shifter的插入位置？

什么是 level shifter？

在multi-voltage design中，將信號從一個power domain到另一個power domain需要一個Level Shifters（電壓/電平轉換器）。level shifter用作緩沖器，輸入端有和輸出端的電壓域不同，若不進行電壓轉換，可能無法正常工作；

這種cell在我們使用的IO中也廣泛存在，用于將外部的電壓與core電壓之間進行轉換。

此外，如果設計中還采用了Power Gating技術，在不同電壓域之間進行通信的情況下，除了需要添加Level Shifter之外還需要用到另外一種cell ：低功耗設計 | isolation cell

從高電壓到低電壓的level shifter，可以是兩個反相器的串聯：

何時需要用到level shifter？

根據電平轉換的方向，Level Shifter可以分為三種：

• HL? ?? ?? ?? ?? ? ->? ?? ?? ???高電平轉低電平
• LH? ?? ?? ?? ?? ? ->? ?? ?? ???低電平轉高電平
• HL_LH? ?? ?? ??->? ?? ?? ???雙向轉換均可

需要在兩個Power domain之間插入level shifter的情況有三種：

• VDD_PD1 < VDD_PD2;
• VDD_PD1 > VDD_PD2;
• VDD_PD1 > VDD_PD2且兩者相差不多;

情況1和情況2如果不插入level shifter，可能造成功能錯誤或者芯片不穩定；

情況3雖然VDD_PD1傳入VDD_PD2可能能夠正確識別邏輯功能，但是由于VDD_PD1和VDD_PD2不是完全相同，為了保證時序，還是需要插入level shifter;

如果是高電平域的信號輸出到低電平域，由于低電平域器件的閾值電壓低，直接接高電平信號有可能會造成誤抖動；

如果是低電平域信號輸出到高電平域，由于高電平域器件的閾值電壓高，所以高電平域器件很難區分低電平域信號的0/1，如果直接連接會有驅動不足等問題；

建議:
不管是從高到低轉換還是從低到高轉換，都要加上level shifter。Level shifter通常不具備邏輯功能，只是用于不同電壓值之間的信號電平的轉換,也就是Level shifter并不會影響邏輯設計，它只是一個電壓轉換的buffer；所以level shifter不會對功能仿真造成影響，不需要去寫驗證激勵來測試；

level shifter的插入位置？

上面這個列子是一個buffer類型的Level shifter, 邏輯上相當于一個buffer，只是輸入輸出的電壓不一樣。

上面這個例子是帶ISO的level shifter，將兩個cell合成一個，叫做enable level shifter (ELS)；

比如當下圖中信號從AON block傳輸到PD1時，需要加Level shifter。
當信號從PD1傳輸到PD2時，由于PD1是power gating模塊，所以需要在PD1和PD2之間加帶Isolation 功能的Level shifter cell（ELS：Enable Level shifter）。

又例如：
下圖，PD1是可被關斷的，PD1與PD2、PD1 與PD3之間用的Level Shifter就是帶有Isolation功能的Level Shifter。而PD2是Always On的，所以PD2與PD3的數據只需要用普通的Level Shifter即可。

Level Shifter可以加在信號的源（source）端，也可以加在信號的目的（destination）端。一般推薦加在目的端，因為不需要連secondary pg pin，更加節省資源。
也就是說：

• 如果是高到低轉換，放在低電壓域，電源電壓由低電壓模塊提供；
• 如果是低到高轉換，放在高電壓域，電源電壓由高電壓模塊提供；

但是這個規則并不絕對，具體要結合實際情況，比如要考慮功耗，時序等。

• 高到低的level shifter只會引入一個buffer的延遲，對時序的影響較小。
• 低到高的level shifter會帶來比較大的延遲，對于時序影響大，需要更加注意。

Liberty low-to-high level shifter，僅供參考

cell(Buffer_Type_LH_Level_shifter)?{?
is_level_shifter?:?true;?
level_shifter_type?:?LH?;?
pg_pin(VDD1)?{?
voltage_name?:?VDD1;?
pg_type?:?primary_power;?
std_cell_main_rail?:?true;?
}?
pg_pin(VDD2)?{?
voltage_name?:?VDD2;?
pg_type?:?primary_power;?
}?
pg_pin(VSS)?{?
voltage_name?:?VSS;?
pg_type?:?primary_ground;?
}?
...?
pin(A)?{?
direction?:?input;?
related_power_pin?:?VDD1;?
related_ground_pin?:?VSS;?
input_voltage_range?(?0.7?,?0.9);?
}
direction?:?output;?
related_power_pin?:?VDD2;?
related_ground_pin?:?VSS;?
function?:?"A";?
power_down_function?:?"!VDD1?+?!VDD2?+?VSS";?
output_voltage_range?(1.1?,?1.3);?
...?
...?
}

參考資料

• https://www.eda365.com/thread-452629-1-1.html
• https://zhuanlan.zhihu.com/p/146526532
• https://blog.csdn.net/qq_36480087/article/details/111592692
• https://mp.weixin.qq.com/s/NiNelx9Jm_6l_AjgWJRItA

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