20號的時候，潤石又發(fā)了一個新品（14位單通道AD轉(zhuǎn)換芯片RS1520，采用Pipeline架構(gòu)設(shè)計，帶有片上采樣保持電路和時鐘占空比穩(wěn)定器，支持全差分輸入，轉(zhuǎn)換速率支持20M、40MSPS。
我沒有查到這個AD9629是什么時候發(fā)布的，18年就有一個貼子在用了，而且現(xiàn)在可以很方便的買到，潤石加油啊！
這個片子來者不善，就是來攻擊ADI的：
這個AD9629的后庭
咋說呢，破不了招，參數(shù)上面沒什么比頭，那就看后面片子的價格了，ADI還有一個轉(zhuǎn)換速率到80M的.
emmmm，因為又是云發(fā)布，這里就看ADI的了，因為一直不會FPGA就不看這些高速的東西，但是現(xiàn)在準(zhǔn)備學(xué)了，就看看吧，而且我還沒有研究過并行的ADC。
首先是看產(chǎn)品定位，高速轉(zhuǎn)換，就是犧牲位數(shù)獲得轉(zhuǎn)換帶寬
潤石再云發(fā)布不寫了，不夠意思，芯片的樣子
淘寶估計是翻新的，225就能拿下80后綴的
以及還有這樣的封裝：
LFCSP(ADI自己起的名字）就是"引線框CSP"，在轉(zhuǎn)包封裝廠那里也稱為QFN、MLF、MLP以及LPCC。
外觀是這樣的
與標(biāo)準(zhǔn)塑封相比，LFCSP技術(shù)具有多種重要優(yōu)勢：
芯片尺寸更接近封裝尺寸，減少了板安裝空間。
消除了鉛料，縮短了從芯片到PCB的電通路長度，從而提高了電氣特性。
裸露焊盤焊接至PCB，降低了熱阻。
引腳架構(gòu)工藝采用行之有效的現(xiàn)有引腳架構(gòu)封裝技術(shù)。
可使用標(biāo)準(zhǔn)的SMT裝配設(shè)備；無需底部充膠。
低質(zhì)封裝在焊錫固化期間具有自動對齊特性，有利于提高裝配成品率。
也是時鐘，可以看到可以分頻，一個Flash的ADC，流水線架構(gòu)，為了應(yīng)對大數(shù)據(jù)流，這就是FPGA的主場了。
買了這個，嘿嘿
有個時序圖，在編寫驅(qū)動程序的時候需要看
這里出現(xiàn)了一對兒差分時鐘：（差分都是為了抗噪音）
共模噪聲抑制： 差分信號通過兩條導(dǎo)線傳輸，信號幅值相等但極性相反。當(dāng)外部噪聲干擾這兩條導(dǎo)線時，由于噪聲通常是共模的，即同時作用于兩條導(dǎo)線且幅值相等，因此在差分接收端，共模噪聲會被抵消，從而提高信號的抗噪能力。抑制地線噪聲： 差分信號對地線噪聲的敏感度也較低。因為地線噪聲通常會同時影響兩條導(dǎo)線，而在差分接收端，地線噪聲也會被抵消。
輻射更小： 差分信號的兩條導(dǎo)線產(chǎn)生的電磁場方向相反，相互抵消，從而減少了電路對外界的電磁輻射。抗干擾能力強(qiáng)： 差分信號對外部電磁干擾的敏感度也更低，因為外部電磁場產(chǎn)生的感應(yīng)電流在兩條導(dǎo)線上會產(chǎn)生相位相反的電流，從而抵消了外部電磁場的影響。
這個是一些參數(shù)，就是一個SPI的參數(shù)
VIN: 模擬輸入信號。它的變化會觸發(fā)ADC的采樣和量化過程。
CLK+，CLK-: 差分時鐘信號。這兩個信號相位相反，用于驅(qū)動采樣保持電路。
DCO: 數(shù)字控制振蕩器輸出信號。它通常用來控制采樣保持電路的開關(guān)時間。
DATA: 數(shù)字輸出數(shù)據(jù)。這是ADC將模擬信號轉(zhuǎn)換成的數(shù)字信號。
ta, tcH, tcLK, tpco, tSKEW, tpD: 這些都是表示不同時序參數(shù)的時間間隔，它們共同決定了ADC的采樣時間、保持時間以及數(shù)據(jù)輸出的時間。
看時序圖，就是并行的看，當(dāng)一個信號工作的時候其他的在干嘛，由于物流世界的不完美，會導(dǎo)致邊沿不完美：
實際上直上直下的，所以這個就叫邊沿時間
還有就是數(shù)據(jù)之間的協(xié)同作用，必須有另外的信號參與進(jìn)來。至于數(shù)據(jù)的輸出，始終記住輸出的是01，也就是碼元。
建立穩(wěn)定的時間，因為你信號還在變，狀態(tài)不確定，在穩(wěn)定以后會持續(xù)多久？周期是計算時鐘用的。
采樣時刻: 當(dāng)CLK+上升沿到來時，采樣保持電路開始采樣模擬輸入信號VIN。此時，VIN的值被鎖存到一個內(nèi)部的采樣保持電容上。
保持時間: 在采樣時刻之后，采樣保持電容上的電壓需要保持一段時間，以保證ADC能夠準(zhǔn)確地對采樣值進(jìn)行量化。這個保持時間由tcH決定。
數(shù)據(jù)輸出: 在采樣和量化完成后，ADC會將數(shù)字結(jié)果輸出到DATA引腳上。tpD表示數(shù)據(jù)輸出的延遲。
時鐘偏移: tcLK表示時鐘信號的周期，而tSKEW表示DCO信號相對于CLK信號的偏移。這兩個參數(shù)的精確控制對于保證采樣時刻的準(zhǔn)確性非常重要。
引腳是兼容的
給了一個等效電路，其實就是大概咋工作的，我一眼就看出來了
這些電路圖展示了芯片內(nèi)部如何處理這些信號，為了解芯片的工作原理提供了直觀的參考。
將外部模擬信號VIN+和VIN-輸入到芯片內(nèi)部。采用差分輸入方式，提高抗噪性。輸入信號經(jīng)過緩沖放大，增強(qiáng)驅(qū)動能力。
提供一個穩(wěn)定的基準(zhǔn)電壓VREF，用于ADC的轉(zhuǎn)換參考。采用分壓電路實現(xiàn)，穩(wěn)定性較高。VREF的精度直接影響ADC的轉(zhuǎn)換精度。
接收差分時鐘信號CLK+和CLK-。采用差分輸入方式，提高抗噪性。輸入阻抗匹配，減小信號反射。
接收CSB、SCLK/DFS、MODE/OR、SDIO/PDWN等控制信號。大部分信號采用上拉或下拉電阻，提高信號穩(wěn)定性。部分信號可能具有多重功能，根據(jù)不同的工作模式而變化。
提供模擬輸入端的偏置電流和共模電壓。RBIAS通過一個電阻連接到地，提供穩(wěn)定的偏置電流。VCM通過一個電阻分壓網(wǎng)絡(luò)連接到AVDD，設(shè)置模擬輸入的共模電壓。
流水線 ADC 是采樣率從幾 Msps 到 100Msps+?的首選架構(gòu)。設(shè)計復(fù)雜性僅隨位數(shù)線性增加（而不是指數(shù)增加），從而為轉(zhuǎn)換器提供高速、高分辨率和低功耗。流水線 ADC 非常適用于各種應(yīng)用，尤其是在數(shù)字通信中，轉(zhuǎn)換器的動態(tài)性能通常比傳統(tǒng)的 DC 規(guī)格（如差分非線性?(DNL)?和積分非線性?(INL)）更重要。在大多數(shù)應(yīng)用中，流水線 ADC 的數(shù)據(jù)延遲并不重要。
ADI
世界上的器件這么多，沒關(guān)系，研究架構(gòu)就好了，一通百通。
接下來說構(gòu)架，事實上，我們以前寫的都是積分比較這種架構(gòu)的，但是速率高了，明顯就倒騰不過來。一般大規(guī)模的事情，我們就考慮能不能并行，就是很多模塊一起干！GPU來了。以及能不能流水線，就是把一個工序進(jìn)行拆分，誰也別閑著，一邊轉(zhuǎn)換，一邊輸出，一邊進(jìn)行下一次的工作準(zhǔn)備。
上面的就是一個單獨的轉(zhuǎn)換模塊，一起轉(zhuǎn)換，轉(zhuǎn)完給下一級
在此原理圖中，模擬輸入 V?IN首先由采樣保持 (S&H) 進(jìn)行采樣并保持穩(wěn)定，而第一階段的閃存 ADC 將其量化為三位。然后將 3 位輸出饋送到 3 位 DAC（精確到大約 12 位），并從輸入中減去模擬輸出。然后將此“殘余”放大四倍并饋送到下一級（第 2 階段）。此放大的殘余繼續(xù)通過管道，每級提供三位，直到到達(dá) 4 位閃存 ADC，后者解析最后 4LSB 位。由于每個階段的位都是在不同時間點確定的，因此在饋送到數(shù)字糾錯邏輯之前，與同一樣本相對應(yīng)的所有位都與移位寄存器進(jìn)行時間對齊。請注意，當(dāng)一個階段完成樣本處理、確定位并將殘余傳遞到下一個階段時，它就可以開始處理從每個階段中嵌入的采樣保持接收到的下一個樣本。這種流水線操作是高吞吐量的原因。
采樣保持：模擬輸入信號首先被采樣保持電路捕獲，確保在后續(xù)的量化過程中信號保持穩(wěn)定。
第一級量化：采樣值被第一級Flash ADC量化為3位。3位數(shù)字輸出被轉(zhuǎn)換為模擬信號，并從原始輸入信號中減去。
余量放大：上述得到的差值（即量化誤差）被放大4倍，以提高后續(xù)級的分辨率。
后續(xù)級處理：放大后的殘余信號進(jìn)入下一級，重復(fù)上述過程。每級都對上一級的量化誤差進(jìn)行校正，逐漸提高轉(zhuǎn)換精度。
數(shù)字校正：各級產(chǎn)生的數(shù)字輸出被送入數(shù)字校正邏輯，進(jìn)行組合和校正，得到最終的14位轉(zhuǎn)換結(jié)果。
時間對齊：由于各級處理的時間不同，需要通過移位寄存器將同一采樣點的各個位對齊，以便進(jìn)行數(shù)字校正。
上面就是流水線的常規(guī)操作了：
這個東西叫flash ADC
有感覺沒有？積分的是慢慢的算，比較的是二進(jìn)制搜索。這個就更快了，并行的比較輸出結(jié)果。
你可以把它想象成一個同時進(jìn)行許多次比較的電子賽跑比賽。
起點和終點： 想象一下，我們有一條賽道，起點是模擬信號的電壓，終點是多個不同的參考電壓。
選手： 每個參考電壓都對應(yīng)一位選手。
比賽開始： 模擬信號和所有的參考電壓同時開始“賽跑”。
勝出者： 哪個參考電壓最接近模擬信號的電壓，對應(yīng)的選手就“獲勝”。
記錄成績： “獲勝”選手的編號就是模擬信號的數(shù)字表示。
工作原理就是：
并行比較器： Flash ADC內(nèi)部有大量的比較器，每個比較器負(fù)責(zé)將輸入信號與一個特定的參考電壓進(jìn)行比較。同時比較： 所有比較器同時開始工作，將輸入信號與所有的參考電壓進(jìn)行比較。快速得出結(jié)果： 由于是并行比較，所以能夠非常快速地得到比較結(jié)果。數(shù)字編碼： 比較結(jié)果被編碼為一個二進(jìn)制數(shù)，就代表了模擬信號的數(shù)字值。快就快在了六親不認(rèn)。
你可以把Flash ADC想象成一個同時進(jìn)行多場比賽的體育場。每個賽道代表一個參考電壓，所有的選手（比較器）同時起跑，通過比較，快速得出比賽結(jié)果。
AD9649采用多級流水線結(jié)構(gòu)，將模數(shù)轉(zhuǎn)換過程分解為多個階段，每個階段由一個低分辨率的Flash ADC、一個開關(guān)電容DAC和一個余量放大器組成。
這種結(jié)構(gòu)的優(yōu)勢在于：并行處理： 各級可以并行處理不同的采樣點，提高轉(zhuǎn)換速度。誤差校正： 每一級都對上一級的誤差進(jìn)行校正，提高了整體的轉(zhuǎn)換精度。高線性度： 通過多級流水線結(jié)構(gòu)，可以實現(xiàn)較高的線性度。
工作流程是：
采樣： 在時鐘上升沿，模擬輸入信號被采樣并保持。
逐級量化： 采樣值依次經(jīng)過各級Flash ADC進(jìn)行量化，每一級都會產(chǎn)生一個量化誤差。
余量放大： 量化誤差被放大，并反饋到下一級，用于校正下一級的量化誤差。
數(shù)字校正： 最終的數(shù)字輸出經(jīng)過數(shù)字校正邏輯處理，得到14位的轉(zhuǎn)換結(jié)果。
里面的模塊有以下這些：
Flash ADC： 低分辨率的ADC，用于初步的量化。
開關(guān)電容DAC： 根據(jù)Flash ADC的輸出，產(chǎn)生一個模擬量，用于反饋到下一級。
余量放大器： 放大上一級產(chǎn)生的量化誤差，為下一級提供校正信號。
數(shù)字校正邏輯： 對各級產(chǎn)生的數(shù)字輸出進(jìn)行組合和校正，得到最終的轉(zhuǎn)換結(jié)果。
輸出緩沖器： 將數(shù)字輸出轉(zhuǎn)換為CMOS兼容的信號，并提供可調(diào)的輸出電壓擺幅。
剩下的就是應(yīng)用要點了，下次寫
官方的PCB真漂亮啊，這布局就是一個順暢
好的，滾回我的低速世界抓泥鰍去了。
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