英特爾要顛覆HBM？

日前，博主Underfox3披露了英特爾的一項專利，揭示了其提出的跨批次內存（XBM），這是一種超高帶寬內存，相較于當前標準提供了一些顯著改進，未來可能成為HBM4的直接競爭對手。

XBM 的基本理念是用 32 GT/s UCIe 鏈接替換 HBM 超寬并行接口，從而實現芯片原生集成和更簡單的封裝，降低生產成本。XBM 還提出后端 1T1C DRAM 和細粒度數據塊級冗余，用于故障恢復。

除了已經提到的內容外，重要的是要強調 UCIe 規范的快速發展，以及它們在工業界和學術界的廣泛采用和發展。同時，我們也注意到，Intel 從 HMC 和 MCDRAM 的錯誤中吸取了教訓，帶來了多項改進，最重要的是 UCIe 標準，這無疑將導致更廣泛的采用。

英特爾最新的內存技術申請文件悄然實現了一項顛覆性的突破。它將晶體管集成到芯片后端布線層（即堆疊在其上的低溫金屬層）的每個DRAM單元內部。這并非傳統的內存制造方式：DRAM一直以來都是蝕刻在下方的晶體硅前端層中。該申請文件要求將這些芯片堆疊八層，并將模塊尺寸設計為與最新一代高帶寬內存HBM4（用于AI加速器）的尺寸相同。將單元移至后端，改變的不僅僅是規格參數，更會改變能夠制造這種內存的工廠類型。

這是英特爾名下出現的一種奇怪現象。英特爾在2021年將其NAND閃存業務出售給了SK海力士，并在次年停止了Optane內存產品線的生產。全球HBM內存由三家公司生產，而英特爾并未銷售任何產品。需要強調的是，這只是一個已發布的應用，并非產品本身。

但它的舉措非常精準。英特爾的申請將DRAM單元移至可堆疊的后端邏輯層，如果良率數據屬實，那么能夠生產HBM芯片的公司將不再是三家。

剝離申請文件中的核心權利要求，一切都取決于一個詞。一行字概括了整個思路：“實施例指向具有后端晶體管的超高帶寬存儲器（HBM）”。根據申請文件，權利要求1要求堆棧中的每個存儲芯片都包含特定類型的存儲單元。

“芯片堆疊中的每個存儲芯片包括一個晶體管和一個電容器（1T1C）后端動態隨機存取存儲器（DRAM）。” 

DRAM 的標準單元是 1T1C 單元：一個晶體管用于選擇一位，一個電容器用于保持該位。這部分很普通。真正承載負載的是后端。

在普通的存儲芯片中，晶體管被蝕刻在芯片底部的晶體硅中。工程師們將這一層稱為前端。后端則是堆疊在其上方的所有部分：低溫沉積的金屬導線。將訪問晶體管構建在前端，就形成了一種薄膜晶體管。這種器件是以薄涂層的形式沉積在導線中，而不是蝕刻在下方的硅中。申請文件的描述對此進行了詳細說明，展示了堆疊在一起的薄膜晶體管層。它還給出了這種芯片的尺寸，“基于后端晶體管，芯片容量約為1.5 GB”。

圖 1F：后端單元的示意圖。堆疊的分解圖顯示了標有 TRANSISTOR 的層，薄膜晶體管 用于切換每個單元，并由垂直互連區域分隔。

這個位置才是關鍵所在，而真正值得關注的是，該申請并未對它進行任何改動。該單元是 1T1C 型，這意味著它仍然包含一個電容，這個微小的電荷阱用于存儲每個比特，也是 DRAM 中最難縮小尺寸的部件。該申請將電容移至后端，與晶體管并排。這仍然是一個單電容單元。后端的移動只是重新安置了 DRAM 中最難縮小的部件，并沒有將其移除。

單個后端芯片的性能無法與HBM相媲美。但多層堆疊的后端芯片或許可以，而本申請文件正是基于這種堆疊方式設計的。它描述了一種堆疊高度可達八層甚至更高的存儲立方體。為了實現這種多層堆疊，硅片被減薄。數據通過專利中所謂的TSV溝槽向下傳輸：這些溝槽是由直接貫穿每個芯片的硅通孔組成的列。它們將數據流量分割成許多獨立的子通道，即并行數據通道。存儲器的帶寬取決于這些子通道的總寬度。

圖 1G：一個存儲器構建模塊。八個子通道由四個垂直 TSV 槽分隔，重復的單元將文件尺寸朝向 HBM4 的封裝。

所有信號都通過位于堆疊底部的基片（一個小型控制器芯片）輸出，該基片負責信號的收發。基片通過 UCIe（通用芯片互連高速接口）與處理器建立高速連接。UCIe 是芯片間互連的行業標準。基片還包含備用內存陣列，可在堆疊完成后替換故障的內存陣列。這相當于為堆疊后無法返工的部件預留了維修預算。

目標明確指出，英特爾將每個芯片的尺寸設定為“0.5-5 GB”。文件中寫道，整個模塊的設計目標是“與HBM4的封裝尺寸相匹配”。這只是紙面上的目標，而非實際測試結果：文件中沒有提及帶寬、成本或良率等數據，無法證明已實現匹配。

至此，申請文件中的原文戛然而止，解讀工作正式開始。權利要求1中提到“后端”，但從未提及“代工廠”、“邏輯芯片制造廠”或“無需DRAM芯片制造廠”。接下來，我將解讀這一個詞對于誰能制造這種存儲器可能意味著什么，而這種推斷完全出自本人，而非文件本身。

如今，DRAM 和由其衍生的 HBM 均在專用的晶體硅晶圓廠中生產。這扇門非常狹窄。全球 DRAM 僅由三家制造商生產，而 HBM 的供應則更為緊張：SK 海力士一家就占據了約 60% 的市場份額，三星和美光則瓜分了剩余的大部分份額。人工智能加速器內存不足的原因就在于此。

后端晶體管或許能拓寬這扇門。由于它是在低溫下沉積在線路中的，因此無需像專用DRAM晶圓廠那樣使用晶體硅DRAM前端。一家已經擁有邏輯電路和先進封裝技術的代工廠，原則上可以通過自己的生產線生產HBM級內存，而無需從三家供應商之一購買。這就是“后端”一詞的戰略意義所在。后端屬于邏輯電路和封裝領域，而非DRAM前端。

圖 1A：邏輯和存儲器集成在一個封裝中。邏輯芯片位于高帶寬存儲器堆疊旁邊，兩者通過單個中介層連接，該中介層是連接兩個芯片的硅橋。

這并非一篇孤立的論文。相關進展已公開：英特爾和軟銀正在聯合開發一種名為 ZAM 或 HB3DM 的堆疊式內存，其目標直指 HBM。兩者之間存在聯系，但并不完全一致。ZAM 的公開特征是其對角 Z 形堆疊結構；而這份文件關注的重點是后端晶體管單元，該單元由垂直 TSV 溝槽排列而成。目標相同，但文件不同，因此不能將它們稱為同一款芯片。

冷靜來看，反對的理由很充分，應該全力以赴。這只是一項已公開的專利申請，并非已授權專利，也不是實際產品。權利要求1只限定了一個詞。它既沒有指明溝道材料，也沒有聲稱采用了邏輯兼容的工藝，更沒有承諾良率。更激進的方案是去掉電容器；在imec的無電容電池中，兩個薄膜晶體管完全取代了存儲電容器，但即便如此，這仍然只是實驗室成果。

與此同時，現有廠商也并未袖手旁觀。SK海力士、三星和美光各自都在推進3D-DRAM項目，其中SK海力士的目標是在2030年左右推出。相比之下，SK海力士的一份沒有具體數據的申請文件，與三家已獲得資金支持的路線圖相比，可能會顯得無關緊要。

以上所述屬實，但都未能觸及該訴訟真正要解決的關鍵問題。該單元屬于后端。這是邏輯封裝生產線無需擁有DRAM前端即可實現的特性，因此，懸而未決的問題在于數量，而非方向。現有廠商選擇3D-DRAM并非反駁，而是證實了這條道路的存在，而這份文件則描繪了一條不同的發展路徑。

甚至連英特爾自己的項目中也透露出蛛絲馬跡。在ZAM項目中，實際負責DRAM制造的合作伙伴是Powerchip，而不是英特爾。如果目標是提升設計和封裝能力，而不是重返內存制造廠，那么這樣的結果也在情理之中。

這就是投資者需要面對的局面。方向毋庸置疑。聲明1明確指出，存儲單元是內置在后端的。

上述限制依然有效。其中之一是炒作的上限：這是 1T1C 芯片，因此電容被移到了后端而不是被移除。在 HBM 密度和良率下，后端電容是目前還沒有人真正交付過的。

測試結果取決于具體數據，而時間緊迫。英特爾和軟銀的ZAM將于6月在VLSI 2026大會上亮相。其密度、良率和每比特成本將決定這類高堆疊式挑戰者能否超越HBM4。這測試的是整個技術類別，而非本次申請文件中的具體單元：ZAM尚未被證實可以使用后端晶體管單元，而且后端單元本身也尚未有公開的驗證案例。該技術家族的目標是在2029年左右實現商業化。這些數據才是值得關注的重點。

如果后端芯片的容量和良率能夠以可行的成本達到 HBM4 的水平，代工廠就可以將HBM 級內存作為單獨的報價項目。人工智能硬件領域最緊張的瓶頸將得以突破。如果最終數據未能達到預期，則需要等待后續流程跟上。

該存儲單元位于后端。它是否會成為實現 HBM 的第四條路徑，現在取決于產品良率，而不是架構。

英特爾于 2026 年 7 月 2 日提交的一項專利申請，該申請揭示了該公司旨在解決當前基于中介層的 HBM 封裝和成本瓶頸的新型高帶寬內存(HBM) 架構計劃。這項專利申請于 2024 年 12 月 26 日提交，描述了英特爾稱之為跨批次內存 (XBM) 的技術，這是一種“帶有后端晶體管的超高帶寬內存”，其目標是在保持與HBM4相同尺寸的同時，用后端 (BEOL) 晶體管和串行通用芯片互連高速 (UCIe) 鏈路取代傳統的 DRAM 及其超寬接口。

英特爾提出的設計方案是一種內存堆棧，它通過去掉昂貴的硅中介層并縮小封裝尺寸來解決傳統 HBM 內存組裝成本高的問題，同時還內置了缺陷修復功能。

該文件描述了一種內存芯片堆疊結構，每個芯片包含一個單晶體管單電容 (1T1C) DRAM，該 DRAM 采用后端工藝制造，并通過硅通孔 (TSV) “溝槽”和雙面高帶寬互連 (HBI) 連接在一起。英特爾描述每個芯片容量約為 1.5 GB，包含 768 個“數據塊”，排列成 32×24 的網格，分為 8 個通道，每個通道又分為 8 個子通道，堆疊高度為 8 層，并可擴展至 16 層。數據隨后通過 UCIe I/O 接口以每秒 32 千兆傳輸 (GT/s) 的速度離開堆疊結構，最終通過一個基準芯片輸出。

要理解英特爾正在做的改變，回顧一下標準高帶寬內存（HBM）的工作原理很有幫助。HBM 將 DRAM 芯片垂直堆疊在基礎邏輯芯片上，通過 TSV 將它們連接起來，并通過硅中介層使用極寬的并行接口與處理器通信——每個堆疊的接口帶寬約為 1024 位。這種帶寬正是 HBM 實現高帶寬的關鍵，但也正是它封裝成本高昂且難以擴展的原因，因為每條線路都必須穿過位于內存芯片和計算芯片之間的中介層。隨著 AI 加速器的發展速度超過了內存的讀寫速度，這種“內存墻”已成為性能的主要瓶頸，這也是為什么幾乎所有大型芯片制造商現在都在著力改進接口和堆疊，而不是邏輯芯片的原因。

XBM 的首要變革在于結構層面。傳統的 DRAM 單元構建于前端工藝（FEOL），即通常制造晶體管的基礎硅層。而 XBM 則將 1T1C 單元移至后端工藝（BEOL），即晶體管層上方的金屬通孔堆疊層，并采用薄膜晶體管。在 BEOL 中構建存儲器，使得英特爾能夠將芯片封裝成許多小型、可獨立尋址的存儲器塊，這與英特爾一直以來將存儲器直接置于邏輯電路之上的后端晶體管技術方向一致。

第二個變化是接口。XBM 沒有采用 HBM 的寬并行 PHY，而是以 32 GT/s 的速率將數據串行化到 UCIe 數據束上，由基礎芯片負責串行化/反串行化步驟，并將所有 I/O 路由到計算芯片。采用標準的芯片互連使得該設計成為“芯片原生”設計，英特爾認為，與使用中介層的 HBM 協議棧相比，這種設計封裝起來更簡單、成本更低。但缺點是，32 GT/s 是 UCIe 目前的最高數據速率，因此該接口已經達到了規范上限，沒有明顯的性能提升空間。

英特爾也非常注重可修復性。基礎芯片配備了專用備用通道、內置自修復 (BISR)、解碼和調試邏輯，以及四個冗余內存陣列子通道，這些子通道可作為上層芯片缺陷的替代備用芯片——這種組裝后修復旨在提高超高堆疊芯片的良率。

該專利申請的大部分內容并非著重于存儲單元本身，而是著重于其封裝方式。英特爾詳細介紹了封裝式存儲器（MoP）和“反向懸垂”結構，旨在降低堆疊的Z軸高度——傳統的MoP會增加300到350微米（μm）的高度——同時移除通常用于控制翹曲的加強筋，并直接從電壓調節器為DRAM供電。這正是“更小、更便宜的封裝”這一說法的依據。

XBM不應與ZAM（Z-Angle Memory）混淆，后者是英特爾與軟銀子公司SAIMEMORY聯合開發的架構，計劃在2026年超大規模集成電路研討會上展示。ZAM的創新之處在于鍵合技術——采用熔合鍵合技術，將九層DRAM堆疊在一起，層間硅層厚度約為3微米，層間硅層厚度也約為3微米——據報道，其帶寬密度約為HBM4的兩倍，商業化目標時間為2029年。相比之下，XBM是英特爾單獨提交的申請，它改變了DRAM晶體管本身及其接口。綜合來看，這表明英特爾至少在并行開發兩種HBM替代方案，對于一家1968年以存儲器制造商起家的公司來說，這可謂是順理成章之舉。

英特爾提出的HBM架構存在一些專利常見的限制。該專利申請已提交18個月，但目前尚無產品或路線圖，這表明英特爾仍處于潛在意向階段，而非已上市產品。UCIe接口的速率已達極限，后端晶體管DRAM的量產能力尚未得到驗證，而且整個方案仍需與HBM4E以及英特爾自身的ZAM時間表進行對比。