Tektronix助力PCI-SIG首屆PCIe6 研討會 CW#140 (含相關直播回放)

■  廣泛的生態支持：我們的測試方案幫助眾多芯片、AIC和SYS產品的先行者。總計有超過50+款產品在我們的平臺上完成了關鍵驗證。

■  卓越的測試性能：面對64GT/s的極致挑戰，Tektronix 方案展現了極高的成熟度。特別是在高損耗環境下，配合Anritsu BERT及外部均衡器（G0447A/J1900A），成功實現了穩定的鏈路訓練與信號完整性測試。

■  強大的自動化能力：TekRxApp實現了從Preset選擇到報告生成的全流程自動化，顯著提升了測試效率。

■  專業的現場支持：由泰克6位資深專家組成的團隊駐場支持，確保了測試的順利進行，并針對極性反轉（polarity reversal）、自動回環路徑優化（Auto Return path optimization）等復雜問題提供了即時解決方案。

隨著PCI Express持續向更高數據速率演進，高速接口測試也在經歷一次明顯的變化。

從PCIe Gen1的2.5GT/s到Gen5的32GT/s，PCIe基本保持著代際速率持續翻倍的節奏。進入Gen6后，數據速率進一步提升至64GT/s；已經發布Base Specification的PCIe Gen7則將這一數字再次翻倍至128 GT/s。對于服務器、高性能計算以及AI/ML等需要更高互連帶寬的應用而言，這意味著更大的數據吞吐能力；而對于測試工程師而言，則意味著信號裕量、測試復雜度以及測量精度都面臨新的挑戰。

尤其值得關注的是，PCIe 6.0 PHY Test Specification Rev 1.0已經正式發布。此前經過多個Draft版本以及測試方法驗證后，Gen6在Tx、Rx Link Equalization及PLL Bandwidth等關鍵電氣測試上的執行方法進一步明確。與此同時，Gen7已經來到128GT/s，下一代發送端測試對帶寬、噪聲和抖動測量能力也提出了更高要求。

之前在泰克上海Openlab Day的《PCIe標準的演進及Gen6/7的發送端測試挑戰》專題分享中，泰克華東區技術經理余洋（Ocean Yu）圍繞PCIe規范演進、Gen6發送端一致性測試更新、Gen7測試前瞻，以及M.2 PCIe Gen4/5測試等實際問題進行了系統解析。

從64GT/s到128GT/s，PCIe Gen6/7發送端測試究竟發生了哪些變化？本次OpenLab分享將從PAM4、TxSQ、Jitter、SNDR到自動化一致性測試，帶你系統了解下一代PCIe測試的關鍵挑戰與應對思路。

從PCIe Gen4的16GT/s、Gen5的32GT/s到Gen6的64GT/s，數據速率持續提升，但Gen6與此前版本之間存在一個非常重要的分界點——PCIe首次從NRZ轉向PAM4信號。

NRZ只有兩個電平，每個UI傳輸1bit信息；PAM4則利用四個電平，每個UI可以承載2bit信息。借助這一變化，PCIe Gen6雖然將數據速率提高到64GT/s，但其符號率仍保持在32GBd，對應的奈奎斯特頻率仍為16GHz。這也是PCIe Gen6能夠在帶寬翻倍的同時，避免物理信道帶寬需求同步翻倍的重要原因。

圖2：PCIe Gen6首次采用PAM4，通過四個信號電平在每個UI中傳輸2 bit信息

但PAM4降低了信道帶寬壓力，同時也壓縮了信號本身的測量裕量。相比NRZ，PAM4需要在相同的總體信號幅度中形成三個眼圖，單個眼的垂直開口明顯減小，因此噪聲、抖動、非線性以及測試系統本身帶來的誤差都會更加顯著。

從PCIe 4.0、5.0和6.0的規范對比也可以看到這一趨勢：隨著速率提升，接收端參考CTLE和DFE變得更加復雜，眼寬和眼高要求持續收緊，Reference Clock Jitter已經進入百飛秒量級，而PCIe 6.0發送端測試所需的實時示波器帶寬也提升到了50 GHz級別。

換句話說，進入Gen6之后，測試挑戰已經不再只是“示波器能不能看到64 GT/s信號”，而是在越來越有限的信號裕量下，能否準確地區分DUT真實表現與測試系統自身引入的誤差。

理解PCIe測試，首先需要區分PCI-SIG不同層級的規范。最基礎的Base Specification主要定義芯片級行為和PCIe協議棧的總體要求；CEM Specification進一步面向系統及Add-in Card，規定產品級的電氣和機械要求；對于真正負責一致性測試的工程師而言，PHY Test Specification則更加接近實際執行層，明確發送端、接收端以及PLL等電氣測試應該如何開展。

PCIe 6.0 PHY Test Specification Rev 1.0于2026年6月正式發布。相比此前不斷更新的Draft版本，正式版本的落地意味著Gen6的測試流程和方法已經進一步穩定，為后續產品一致性驗證提供更加清晰的執行依據。

圖4：PCIe 6.0 PHY Test Specification Rev 1.0正式發布，進一步明確Tx、Rx LEQ和PLL Bandwidth等電氣一致性測試

從完整的PCIe產品測試體系來看，一致性驗證Electrical Testing、Configuration Space Testing以及Link Transaction Testing；在Electrical Testing中，則包含Tx、Reference Clock、Link Equalization及PLL Bandwidth等多個項目。

其中，Tx(發送端信號質量)和Reference Clock主要依賴示波器完成；Link Equalization及PLL Bandwidth等測試則需要誤碼儀與示波器協同；Configuration Space Testing使用標準硬件和CV軟件來完成；Link Transaction Testing則需要協議分析儀。

因此，當PCIe速率持續提升之后，驗證工作的復雜度也越來越體現為不同測試設備、不同分析工具以及不同測試流程之間的協同。

進一步聚焦發送端，PCIe Gen6的一致性測試已經形成了一套更加完整的PAM4信號評價體系。

按照最新PHY Test Specification及本次OpenLab DAY分享中的測試項目，Gen6 Tx測試主要包括Tx Signal Quality（TxSQ）、Preset、Pulse Width Jitter（PWJ）、52UI Jitter、SNDR、Ratio Level Mismatch（RLM）以及Reference Clock等內容。

圖6：PCIe Gen6發送端一致性測試覆蓋TxSQ、Preset、PWJ、52UI Jitter、SNDR、RLM及Reference Clock等多項測量

其中，TxSQ仍然是判斷發送端信號質量的核心項目，但Gen6的分析過程已經明顯不同于此前的NRZ時代。

測試過程中，需要采集不同Preset下的PAM4波形，再結合PCI-SIG規定的分析工具進行后處理。對于Gen6 TxSQ，SigTest首先完成相關波形處理，隨后通過Seasim模擬參考接收端的CTLE、DFE等均衡行為，最終得到經過參考接收端處理后的Eye Height和Eye Width，用于判斷信號是否滿足規范要求。

Gen6的另一個變化，是測試碼型和測試狀態明顯增多。PCIe設備可以通過Compliance Mode在不同Preset和測試碼型之間切換。隨著代際演進，測試所需要覆蓋的狀態不斷增加，到Gen6已經需要針對不同的Signal Quality、Jitter等測試使用相應的Compliance Pattern。

如果完全依靠人工向DUT注入100 MHz激勵、逐級切換狀態，再手動確認當前Lane、Preset和測試碼型，不僅需要大量重復操作，也很容易因為一次狀態判斷錯誤而重新開始測試。因此，DUT Pattern自動切換成為Gen6測試效率提升的一個重要環節。

在本次分享介紹的泰克測試流程中，可以利用自動化方法識別并切換DUT所需的Compliance Pattern，從而減少工程師重復按鍵、計數以及人工確認狀態的工作量。除了測試流程變復雜之外，PAM4還讓儀器自身的性能更加直接地影響測量結果。

例如，PWJ、52UI Jitter、SNDR及RLM等Gen6測試項目均需要考慮示波器自身的Noise Removal。原因在于，當測試系統的本底噪聲已經達到了可以影響DUT信噪比的程度，測得結果會把一部分儀器噪聲錯誤地計入DUT。

因此，在這類測試中，需要首先表征測試系統自身的噪聲，再通過相應算法對測量結果進行補償，從而更加接近DUT真實的信號表現。

這也是Gen6帶來的一個重要變化：過去測試工程師更多關注DUT信號本身，而到了64GT/s PAM4時代，測試系統自身也成為測量誤差預算中必須認真考慮的一部分。

隨著Gen6測試項目和測試狀態不斷增加，僅依靠示波器硬件本身已經難以解決全部測試效率問題。泰克展示了圍繞70000SX實時示波器構建的PCIe 6.0測試方案，針對發送端測試，硬件平臺采用50 GHz級實時示波器；現場方案中使用兩臺DPO75002SX組成Gen6 Tx測試系統，通過不同通道同時獲取PCIe差分信號。軟件方面，則由TekExpress承擔自動化測試流程管理，并結合SigTest、Seasim、PAMJET等工具完成不同測試項目的分析。

其中，TekExpress負責測試項目選擇、DUT設置、波形采集、測試流程以及報告生成，將大量原本需要工程師手動完成的步驟整合到自動化工作流中；針對CEM規范要求采用SigTest和Seasim的項目，TekExpress能夠調用相應分析工具完成后處理；針對Base測試以及PCIe6的問題調試，則可以使用PAMJET進行PAM4信號的時鐘恢復、參考接收端濾波器、通道嵌入和去嵌、CTLE和DFE均衡，完成PCIe Gen6所需的各種復雜測量項目。

這套方案的價值并不只是“自動點擊測試”，而是能夠把DUT Pattern切換、示波器參數設置、波形采集、對應分析工具調用、Pass/Fail結果判定以及報告生成串聯在同一流程中，從而降低重復勞動，以及復雜測試中的人為操作失誤。

本次活動演示環節使用的DPO70002SX系列高帶寬示波器可提供70 GHz，59GHZ，50GHZ等多種型號。50GHZ以上就可以滿足PCIe Gen6的測試需求，70GHZ型號可兼顧未來PCIe7的測試需求。

當Gen6正式測試規范逐步落地時，PCIe Gen7已經將數據速率進一步提升至128GT/s。

Gen7仍然采用PAM4，但由于數據速率再次翻倍，符號率也從Gen6的32GBd提升到64GBd，因此測試面臨的帶寬壓力再次顯著增加。

從目前PCIe 7.0 Tx參數可以看到，很多關鍵指標都在Gen6基礎上進一步收緊。例如Uncorrelated Total Jitter、Deterministic Jitter、Pulse Width Jitter以及Reference Clock Jitter等參數的允許裕量繼續縮小。

圖8：PCIe Gen7將速率提升至128GT/s，發送端多項抖動指標在Gen6基礎上進一步收緊

對測量系統而言，這意味著帶寬只是最直觀的一項要求。按照本次課件中展示的方案狀態，PCIe Gen7 Tx發送端測量需要約65 GHz實時示波器帶寬，相關測量已經進入最新PAMJET分析工具；泰克的TekExpress Gen7 Base自動化測試也在按照產品路線圖持續推進。

除了Gen6/7規范本身，本次OpenLab還討論了客戶日常測試中經常遇到的兩個實際問題。

與標準CEM Add-in Card不同，M.2接口無法直接套用傳統CEM測試連接方式，需要通過相應測試夾具將高速信號引出，并針對M.2鏈路本身進行相應的通道補償。

根據分享中引用的PCI-SIG M.2 Compliance Test文檔，對于PCIe Gen5 M.2測試，Add-in Card場景需要考慮約24.55 dB的補償，而System場景對應約4.2 dB。實際應用中，可以根據仿真或鏈路S參數，通過示波器的數據鏈路分析工具生成相應的嵌入/去嵌入Filter，再完成發送端分析。

圖9：M.2等非標準CEM產品形態需要結合專用夾具及鏈路補償完成PCIe發送端測量

這里真正需要注意的是：M.2測試雖然最終仍然回到標準PCIe發送端指標，但測試夾具、信號引出位置以及鏈路補償方法都會影響最終結果，因此不能簡單地把CEM測試方法原樣復制。

針對目前仍然大量存在的PCIe Gen3/Gen4研發及一致性測試需求，本次分享還介紹了泰克DPO714AX高精度示波器。

DPO714AX最高提供25GHz帶寬、4個TekConnect通道、125GS/s采樣率及最高500M記錄長度，并可通過TekExpress支持PCIe Gen1至Gen4 Tx自動一致性測試。其中，PCIe Gen4發送端一致性測試需要25GHz帶寬配置。這款平臺的定位并不是用于Gen6測試，而是面向大量仍處在Gen4及更早代際的高速串行、半導體以及系統研發工作，在多通道和高采樣率基礎上兼顧自動化測試與日常調試。