（本文編譯自Semiconductor Engineering）
背面供電被稱為游戲規則的改變者，它是一項突破性技術，也是CMOS縮放的下一個重要推動因素。
它有望帶來顯著的PPA改進，包括實現更快的開關速度、更低的電壓降以及減少電源噪聲。盡管晶圓極度減薄、晶圓鍵合以及前端多層工藝堆疊導致的光刻圖案變形，給前端工藝造成了重大干擾，但背面供電技術仍有望在2納米以下制程節點實現這些優勢。
盡管面臨這些挑戰，領先的晶圓代工廠仍在不斷取得進展。英特爾目前正在利用其PowerVia技術提升其18A節點的良率。臺積電預計將于2026年在其N16節點上實現其用于HPC應用的Super Power Rail技術。三星正在研發背面電源傳輸網絡（BPDN）技術，但尚未公布具體的量產時間表。
背面供電技術將電源轉移到晶圓背面，只讓信號通過正面互連結構進行傳輸。從根本上而言，它就是將電力直接輸送到所需之處。
將供電網絡與數據傳輸巧妙分離，對高性能計算(HPC)設備尤其有利。背面供電解決了日益嚴重的寄生電壓(IR)降問題，該問題會大幅降低產品性能，并且會隨著工藝節點的推進而愈發嚴重。通過在背面使用略粗、電阻較小的線路供電，而非低效的正面供電方式，背面供電網絡(BPDN)由于電壓下降更少，可將功耗降低高達30%。這樣，硅晶圓正面互連結構就可僅用于信號互連布線，并且由于昂貴的EUV光刻步驟減少，甚至還能降低成本。
英特爾互連和內存技術集成總監兼副總裁Kevin Fischer表示：“直接采用背面供電具有巨大的成本效益，因為成本的最大影響因素是光刻次數。”
盡管如此，背面電源技術為晶圓廠帶來了全新的設備，比如用于大幅減薄硅晶圓（至小于100納米）的晶圓研磨系統，以及晶圓鍵合系統。
除了掌握這些工藝之外，背面供電還帶來了必須加以管控的全新應力分布情況。例如，背面金屬化和硅通孔(TSV)中使用的不同材料之間的熱膨脹失配會產生機械應力，從而可能影響晶體管的特性。Lam Research Semiverse Solutions 團隊最近利用虛擬制造技術開展了一項研究表明，與傳統的正面連接方案相比，背面直接連接方案會給環繞柵晶體管帶來顯著的額外應力。
轉向背面供電對設計和制造都產生了重大影響。“一個很大的好處是，你可以釋放大量原本會被電源布線占用的布線資源，”新思科技高級產品經理Jim Schultz表示，“但是，要利用好所有這些額外的信號布線資源，需要對EDA工具進行大量調整，因為幾十年來我們一直采用一種方式來設計——試圖將電源和信號布線的效率最大化。這是一個很大的變化。”
另一方面，布線選項也更多了。“由于布線資源豐富，額外的自由度應該會讓問題更容易解決，”Schultz指出，“例如，可以通過在導線之間增加兩倍間距來減少交叉耦合，這有助于改善電磁性能。”
其他人也認同這一點。“從設計角度來看，這確實有很大好處，”Fischer表示，“我們發現布線工具的易用性得到了提升，因為它們在運行時不會受到電源網格的干擾。而且由于我們可以直接打印所有金屬層，就無需再處理通常非常復雜的間距劃分規則。”
更直接的供電方式也能提高電源利用率。“通過提高電源利用率，有源晶體管的密度可以得到更好的擴展，”英特爾的Fischer說道，“電源利用率取決于每個單元所能獲得的電量，這可以更有效地利用晶圓上的晶體管。與不使用背面供電相比，使用背面供電后，晶體管的利用率提高了約10%。”
背面供電方案一次性放寬了正面金屬間距的要求，這可能有助于將用低電阻金屬（如在細間距層使用釕）替代銅互連的時間推遲一兩個制程節點。
硅通孔制造和硅晶圓減薄
與任何顛覆性半導體技術一樣，要驗證新的工藝配方、提升良率，并最終實現量產，背面供電技術仍需克服諸多挑戰。對于背面供電技術而言，這些挑戰包括：
硅通孔（TSV）的蝕刻和填充；
將器件晶圓與載體晶圓鍵合，然后進行極度晶圓減薄；
精確地露出通孔；
將背面互連與TSV對齊，然后完成背面金屬堆疊和重分布層(RDL)。
圖1：首先制作晶體管和電源過孔（a），然后進行多層正面金屬化和電介質密封（b），鍵合至硅載體（c），最后進行背面電源處理（d）。
（圖源：英特爾）
隨著先進的背面供電方案的出現，這些工藝變得愈發困難，目前主要有三種背面供電方案。第一種方案稱為帶電源軌的BPDN，它本質上是將背面電源軌上的通孔向上連接到CMOS FET，再向下連接到頂部觸點。該電源軌方法最初由imec于2019年開發，它對前端器件制造流程的影響最小。
第二種方法通常稱為電源過孔，這是一種稍微復雜一些的方法，它從晶圓正面形成通孔，連接至正面的觸點，與電源軌方案相比，能實現更大的制程縮放優勢。英特爾的PowerVia工藝流程（見圖 1）已經研發了大約10年。
第三種方法是直接連接，這是實施難度最大的方案，但它也能帶來最佳的性能和制程縮放優勢。在該方案中，背面通孔從下方直接與晶體管的源極或漏極相連，這意味著晶圓需要進行減薄和蝕刻，直到幾乎沒有硅襯底（10納米）剩余為止。
過去幾年，Imec一直在探索直接連接方案。“我們的背面供電方案已從CFET和納米片發展到直接連接階段，”imec高級研究員、研發副總裁兼3D系統集成項目總監Eric Beyne表示。
光刻設備補償這些變形的方法是在每個光罩區域進行校正，使背面連接與硅通孔對準。“在此期間，你已將晶圓鍵合到另一片晶圓上，移除了硅襯底，完成了晶圓鍵合操作，”Beyne表示，“而且，你以為晶體管會在你預期的位置，但實際情況可能并非如此，因為所有這些工藝步驟都會使晶圓產生變形。因此，你需要通過測量已知的位移來校正光刻，確定觸點應該位于的位置；如果接觸點不在，則朝正確的方向進行校正。令人驚訝的是，這種方法是可行的。”
其他變化
晶圓背面采用金屬層的挑戰之一是，芯片調試變得更加困難，因為芯片調試通常需要通過硅片背面進行。Fischer表示：“我們確實失去了一些能力，比如原本可以對某些東西進行修整或者斷開某個晶體管的連接。但工程師們很聰明。而且很多問題的關鍵在于，背面具有高度的冗余性。所以，即使需要切除一些東西，在調試時，仍然可以確保充足的電力供應。我們能夠將調試過程縮短到一天半。”
此外，背面集成方法可能會影響有源器件內的應力分布，從而可能改變晶體管的電氣特性。例如，背面金屬化和硅通孔引起的機械應力會影響環繞柵晶體管(GAT)中的溝道應變，從而直接影響載流子遷移率和驅動電流。
“模擬這些新的應力分布非常重要，因為應力在器件的x、y和z方向上是不同的。應力管理是半導體器件性能的關鍵因素，尤其是在諸如環繞柵晶體管等先進晶體管架構中，”Lam Research半導體工藝和集成高級工程師Sam Sarkar表示。他強調了晶圓減薄和TSV形成對應力分布和光刻對準的影響。
在晶圓鍵合到載體晶圓前后，要保持晶圓平整也非常困難。“如果你有兩片平坦的晶圓，它們在鍵合后就不會平整了，因為鍵合過程中會產生變形，”imec的Beyne表示，“鍵合設備使用了一些技巧，比如在鍵合過程中彎曲晶圓，這樣做起到一種反向作用，當晶圓從鍵合設備中出來時，它們實際上是平整的。但是，如果你將晶圓減薄——這是必須要做的——那么這片晶圓的翹曲度就是兩片初始晶圓翹曲度的總和。所以你必須確保一開始使用的兩片晶圓都相當平整。起始的平整度越高，最終的結果就越好。”
除此之外，采用背面供電后，芯片產生的熱量不再是單向的。在傳統的、正面全金屬化的芯片中，熱量主要通過硅片散發到散熱器和外部。“使用背面PDN，在硅晶圓、散熱器和器件之間存在著后端線路。由于靠近器件的地方存在這些導熱性較差的層，因此會造成一定的熱損失。如果能設計出散熱性更好的背面層，就能彌補這一劣勢，”Beyne表示，“這更多的是局部熱點問題，需要將熱量分散到更大的區域，以便于管理。”
結語
背面供電似乎有望在2nm以下邏輯器件中得到應用，尤其是高功率、高性能器件，其中，BPDN可以在實現更快的開關速度、更低的電壓降和更高的電源效率方面發揮最大的優勢。
克服工藝上挑戰則需要極致晶圓減薄、晶圓鍵合、正反面互連對準，以及學習如何調試先進器件。一旦第一代背面供電網絡(PSN)得以實現，芯片制造商將面臨一項艱巨的任務，即將電源直接連接到晶體管源極/漏極。而這無疑會給亞納米級的制程工藝帶來一系列全新的挑戰。
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