【做信號鏈，你需要了解的高速信號知識（一）】為什么要使用LVDS或JESD204B標準？

LVDS（Low-Voltage Differential Signaling ,低電壓差分信號）是美國國家半導體（National Semiconductor, NS，現TI）于1994年提出的一種信號傳輸模式的電平標準，它采用極低的電壓擺幅傳輸高速差分數據，可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾等優點，已經被廣泛應用于串行高速數據通訊的各個場合，比較廣為人知的有筆記本電腦的液晶顯示，數據轉換器(ADC/DAC)的高速數字信號傳輸，汽車電子的視頻碼流傳輸等。

JESD204是標準化組織JEDEC，針對數據轉換器（ADC和DAC）和邏輯器件(FGPA)之間進行數據傳輸，而制定的高速串行接口。JESD204采用CML (Current-Mode Logic)技術來傳輸信號，該標準的 B 修訂版支持高達 12.5 Gbps串行數據速率，并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著轉換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標準的廣泛支持，JESD204在高速轉換器和集成RF收發器的應用中也變得更為常見。

LVDS是一種電流驅動的高速信號，在發送端施加一個3.5mA的恒定電流源。控制開關管的通斷，就可以使得發送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負載上實現+/-350mV的差分電壓變化，最高可實現3.125Gbps的高速數據傳輸。LVDS采用差分線的傳輸方式，會帶來幾個顯著的優勢：

●  a. 允許發送端和接收端之間存在共模電壓差異（0-2.4V范圍內）

●  b. 優秀的抗干擾能力，信噪比極佳

●  c. 極低的電壓擺幅，功耗極低

圖2. LVDS的工作方式

傳統的LVDS采用同步時鐘的方式，使用一對差分時鐘，為最多三對數據信號提供時鐘參考。每個時鐘周期內，每對數據傳輸7 bits信息。需要用到SerDes芯片，在發送時，將并行信號通過并/串轉換，變成高速串行信號；在接收到高速串行信號時，使用串/并轉換，還原并行信號。

圖3. LVDS 同步時鐘為數據提供參考

現在使用的LVDS也支持8b/10b SerDes來實現更高效的信號傳輸。這種傳輸方式不再需要用到時鐘信號，只需要傳輸Data信號就可以了，節省了一對差分線。通過8b/10b編碼，將8bit有效數據映射成10bit編碼數據，這個過程中雖然增加了25%的開銷，但可以確保數據里有足夠頻繁的信號跳變。

在收到信號后，通過鎖相環(PLL)從數據里恢復出時鐘。這種傳輸架構稱之為嵌入式時鐘(Embeded Clock)。8b/10b編碼還可以讓傳輸信號實現直流平衡(DC Balance)，即1的個數和0的個數基本維持相等。直流平衡的傳輸鏈路可以串聯隔直電容，提升鏈路的噪聲和抖動性能。嵌入式時鐘和8b/10b被廣泛用于工業高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。

圖4. LVDS內嵌時鐘的工作方式（圖片來源TI）

不同于LVDS的是, CML(Current-Mode Logic)采用電壓驅動的方式，在源端施加一個恒定的電壓Vcc。通過控制開關管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時鐘和8b/10b編碼，工作電壓比LVDS更高，同時在發送和接收芯片里使用均衡技術，以確保高速、長距離傳輸時仍具有很優秀的誤碼率。使用CML技術的JESD204B可支持高達12.5Gbps的data rate，其最新的C版本甚至可以支持高達32Gbps data rate。

圖5. CML信號傳輸方式

那么我們在設計高速接口芯片時，到底應該使用LVDS還是CML(JESD204)呢？簡單的原則是，CML速率更高，而LVDS則功耗更低。

圖6. LVDS和CML的選擇

當Data Rate低于2Gbps時，LVDS的應用更為廣泛，其功耗更低，抗干擾強，較寬的共模電壓范圍讓互連的要求變得很低。LVDS還有支持多點互連的M-LVDS和B-LVDS標準，可以多節點互連，應用場景非常豐富。當Data rate高于3.125Gbps就必須要使用CML了。當Data Rate在2G到3.125Gbps之間時，要綜合考慮功能性，性能，和功耗的平衡。比如說傳輸距離較長，但信號品質要求又很高的時候，考慮用CML；傳輸距離較短，要求長續航，低功耗的時候，考慮用LVDS。 

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